DIX4192集成数字音频接口收发两用机
日期：2020-7-3特征
•数字音频接口发射机（DIT）
–支持高达216 kHz的采样率
–包括差分线路驱动器和CMOS缓冲输出
•数字音频接口接收器（DIR）
–四个差分输入线路接收器和一个输入多路复用器
–旁路多路复用器将线路接收器输出路由到线路驱动器和缓冲器输出
–自动检测非PCM音频流（DTS CD/LD和IEC 61937格式）
–音频CD Q通道子码解码和数据缓冲
–低抖动恢复时钟输出
•用户可选串行主机接口：SPI™ 或I2C
–提供对片上寄存器和数据缓冲区的访问
–状态寄存器和标记和错误条件的中断生成
–用于信道状态和用户数据的块大小的数据缓冲区
•两个音频串行端口（端口A和B）
–外部信号处理器、数据转换器和逻辑的同步串行接口
–从模式或主模式操作，采样率高达216 kHz
–支持左对齐、右对齐和Philips I2S™ 数据格式
–支持最多24位的音频数据字长度
•四个通用数字输出
–多功能可编程通过控制寄存器
•广泛的断电支持
–功能块不使用时可单独禁用
•通过1.8伏磁芯和3.3伏输入/输出电源供电
•小型TQFP-48封装，兼容SRC4382和SRC4392
应用
•数字录音机和混音台
•计算机数字音频接口
•数字音频路由器和分配系统
•广播演播室设备
•DVD和CD刻录机
•环绕声解码器和A/V接收器
•汽车音响系统
说明
DIX4192器件是一种高度集成的CMOS器件，设计用于专业和广播数字音频系统。DIX4192结合了数字音频接口接收器（DIR）和发送器（DIT）、两个音频串行端口和灵活的分配逻辑，用于功能块数据和时钟的互连。
DIR和DIT与AES3、S/PDIF、IEC 60958和EIAJ CP-1201接口标准兼容。音频串行端口和DIT可在高达216 kHz的采样率下工作。DIR lock范围包括20 kHz到216 kHz的采样率。
设备信息
（1）、有关所有可用的软件包，请参阅数据表末尾的订购附录。
DIX4192典型应用
DIX4192设备使用片上控制寄存器和数据缓冲区进行配置，通过4线串行外围接口（SPI）端口或2线Philips I2C总线接口访问。状态寄存器提供对各种标志位和错误位的访问，这些位是从各种功能块派生的。提供一个开漏中断输出引脚，并通过控制寄存器设置灵活的中断报告和屏蔽选项来支持。主复位输入引脚用于主机处理器或监控功能的初始化。
DIX4192设备需要一个1.8V的核心逻辑电源，此外还有一个3.3V的电源来为DIR、DIT、线路驱动器和接收器功能供电。独立的逻辑I/O电源支持1.65 V到3.6 V的操作，提供与数字信号处理器和可编程逻辑设备上通常存在的低压逻辑接口的兼容性。DIX4192设备采用无铅TQFP-48封装，并与德州仪器SRC4382和SRC4392产品兼容。
典型特征
详细说明
概述
DIX4192是一个集成的数字音频接口接收器和发送器（DIR和DIT）。两个音频串行端口，端口A和端口B，支持与外部数据转换器、信号处理器和逻辑设备的输入和输出接口。片上路由逻辑提供了四个功能块之间的灵活互连。音频串行端口和DIT可在高达216 kHz的采样率下工作。DIR是为包括20 kHz到216 kHz的采样率的PLL锁定范围指定的。所有功能块都支持音频数据字长度达24位。
DIX4192需要外部主机处理器或逻辑进行配置控制。DIX4192包括一个用户可选择的串行主机接口，它可以作为4线串行外围接口（SPI）端口或2线Philips I2C总线接口工作。SPI端口的比特率高达40兆赫。I2C总线接口可在标准或快速模式下运行，分别支持100 kbps和400 kbps的操作。SPI和I2C接口提供对内部控制和状态寄存器的访问，以及用于DIR和DIT通道状态和用户数据的缓冲区。
数字接口接收器（DIR）包括四个差分输入线接收器电路，适用于平衡或不平衡电缆接口。还支持与光接收器模块和CMOS逻辑器件的接口。线路接收器的输出连接到四分之一数据选择器，称为接收器输入多路复用器，用于选择四个线路接收器输出中的一个，以供DIR核心处理。线路接收器的输出还连接到第二数据选择器，旁路复用器，其可用于将输入数据流路由到DIT CMOS输出缓冲器和差分线路驱动器功能。此配置为AES3编码的输入数据流提供旁路信号路径。
DIR核心解码选定的输入流数据并分离音频、信道状态、用户、有效性和奇偶校验数据。信道状态和用户数据存储在块大小的缓冲器中，可以通过SPI或I2C串行主机接口访问，或者直接路由到通用输出引脚（GPO1到GPO4）。对有效位和奇偶校验位进行处理以确定错误状态。DIR核心恢复一个低抖动的主时钟，该时钟可用于使用片上或外部逻辑电路生成字时钟和位时钟。
数字接口发送器（DIT）将数字音频输入数据编码到AES3格式的输出数据流中。提供两个DIT输出，包括差分线路驱动器和CMOS输出缓冲器。线路驱动器和缓冲器都包括1/2输入数据选择器，用于选择DIT AES3编码器的输出或旁路多路复用器的输出。线路驱动器输出适用于平衡或不平衡电缆接口，而CMOS输出缓冲器支持与光发射机模块和外部逻辑或线路驱动器的接口。DIT包括用于通道状态和用户数据的块大小的数据缓冲区。这些缓冲区可以通过SPI或I2C主机接口访问，也可以直接从DIR通道状态和用户数据缓冲区加载。
DIX4192包括四个通用数字输出或GPO引脚。GPO管脚可配置为简单逻辑输出，可编程为低或高状态。或者，GPO管脚可以连接到13个内部逻辑节点中的一个，允许它们作为功能、状态或中断输出。GPO引脚在需要硬件访问所选内部逻辑信号的应用中提供了额外的实用程序。
功能框图显示了DIX4192的简化功能框图。每个功能块的其他详细信息将在本数据表的相应章节中介绍。
功能框图
特性描述
复位操作
DIX4192包括一个异步低电平复位输入RST（引脚24），可用于在任何时候初始化内部逻辑。重置序列强制所有寄存器和缓冲区为其默认设置。复位低脉冲宽度的长度必须至少为500纳秒。在RST上升沿后至少500μs内，用户不得尝试使用SPI或I2C端口进行写入或读取操作。DIX4192的复位时序见图6。
除复位输入外，控制寄存器0x01中的复位位可用于强制内部复位，由此所有寄存器和缓冲器都被强制到其默认设置。有关复位位功能的详细信息，请参阅。控制暂存器
复位初始化时，DIX4192的所有功能块默认为断电状态，SPI或I2C主机接口和相应的控制寄存器除外。然后，用户可以将DIX4192编程为所需配置，并使用控制寄存器0x01中的相应位将所需功能块从断电状态释放。
主时钟和基准时钟
DIX4192包括两个时钟输入，MCLK（引脚25）和RXCKI（引脚13）。MCLK时钟输入通常用作音频串行端口和/或DIT的主时钟源。MCLK也可用作DIR的参考时钟。RXCKI时钟输入通常用于DIR参考时钟源，尽管它也可以用作音频串行端口的主时钟源或参考时钟源。
除了MCLK和RXCKI时钟源，DIR核心从aes3编码的输入数据流中恢复主时钟。这种时钟适合在许多应用中用作主时钟源或系统时钟源。恢复的主时钟输出RXCKO（引脚12）可用作音频串行端口和DIT以及外部音频设备的主时钟源或参考时钟源。
音频串行端口（端口A和端口B）的主时钟频率取决于端口的从模式或主模式配置。在从机模式下，端口不需要主时钟，因为左/右字时钟和位时钟是输入，源于用作串行总线定时主机的外部音频设备。在主模式下，串行端口从所选的主时钟源MCLK、RXCKI或RXCKO获得左/右字和位时钟输出。左/右字时钟速率使用四个时钟分频器设置之一（除以128、256、384或512）从所选主时钟源导出。有关更多详细信息，请参阅音频串行端口操作。
DIT总是需要一个主时钟源，它可以是MCLK输入，也可以是DIR恢复的时钟输出RXCKO。与音频串行端口一样，DIT输出帧速率是使用四个时钟分频器设置之一（除以128、-256、-384或-512）从所选主时钟中导出的。有关更多详细信息，请参阅数字接口发送器（DIT）操作。
DIR基准时钟可以是满足PLL1设置要求的任何频率，如控制寄存器中所述。通常，常见的音频系统时钟频率，例如11.2896 MHz、12.288 MHz、22.5792 MHz，或24.576 MHz，可用于该时钟。
TI建议MCLK和RXCKI输入的时钟源由低抖动晶体振荡器产生，以获得最佳性能。通常，必须避免使用锁相环（PLL）时钟合成器，除非它们是为低时钟抖动而设计或指定的。
音频串口操作
DIX4192包括两个音频串行端口，端口A和端口B。两个端口都是4线同步串行接口，支持同时输入和输出操作。因为每个端口只有一对左右字和位时钟，所以输入和输出采样率是相同的。简化的框图如图7所示。
音频串行端口可以在高达216kHz的采样率下工作，并且支持高达24位的音频数据字长度。支持飞利浦I2S、左对齐和右对齐串行数据格式。参考图8。
左或右字时钟（LRCKA或LRCKB）和位时钟（BCKA或BCKB）可配置为主或从模式操作。在主模式下，这些时钟是输出，来自使用内部时钟分配器的选定主时钟源。主时钟源可以是音频输入/输出采样率的128、256、384或512倍，使用每个端口的控制寄存器位选择时钟分配器。在从机模式下，左或右字时钟和位时钟是输入，来自充当串行总线主机的外部音频设备。
LRCKA或LRCKB时钟以输入和输出采样率fS工作。在主模式下，BCKA和BCKB时钟速率固定为左或右字时钟速率的64倍。对于从机模式，最小BCKA和BCKB时钟速率由音频数据字长度乘以2确定，因为每个左或右字时钟周期有两个音频数据通道。例如，如果音频数据字长度为24位，则位时钟速率必须至少为左或右字时钟速率的48倍，从而允许串行位流中的每个数据位有一个位时钟周期。
串行音频数据被时钟记录到位时钟上升沿的端口，而数据则从位时钟下降沿的端口时钟输出。有关参数信息，请参阅电气特性表的音频串行端口部分，有关音频串行端口操作的时序图，请参阅图1。
音频串行端口使用控制寄存器0x03到0x06进行配置。有关控制寄存器位的说明，请参阅控制寄存器。
AES3数字音频接口协议概述
本节介绍与DIX4192的发送器（DIT）和接收器（DIR）块相关的数字音频接口协议的基础。重点在于定义与AES3-2003标准协议相关的基本术语和特性，其原则也可应用于许多用户接口变体，包括S/PDIF、IEC-60958和EIAJ CP-1201。假设读者熟悉AES3和S/PDIF接口格式。
AES3-2003标准定义了一种通过110Ω屏蔽双绞线电缆进行双信道线性PCM数据传输的技术。AES-3id文档将AES3接口扩展到采用75Ω同轴电缆连接的应用程序。此外，用户传输变体，例如由S/PDIF、iec60958和CP-1201标准定义的传输变体使用相同的编码技术，但具有不同的物理接口或传输介质。通道状态数据定义在专业和消费者接口实现之间也有所不同。
对于AES3传输，数据被编码到帧中，每个帧包含音频和状态数据的两个子帧，分别对应于音频信道1和2（对于立体声音频，分别为左和右）。图9显示了AES3帧和子帧格式。每个子帧包括前导码的4位、音频和/或辅助数据的最多24位、指示数据有效性（V）的一位、信道状态数据（C）的一位、用户数据（U）的一位以及设置奇偶校验（P）的一位。
4位前导码用于块和子帧的同步和识别。X和Y前导码用于标识信道1和信道2子帧的开始，如图9所示。然而，每192帧的第一个子帧的X前导码被Z前导码代替，Z前导码标识信道状态和用户数据的新块的开始。
一个块由192帧数据组成。此格式转换为每个通道的192位状态和每个通道的用户数据。192位被组织成24个数据字节，由AES3-2003和消费者标准文件定义。AES18标准定义了用户数据位的建议用法和格式，而消费者应用程序可能将用户数据用于其他目的。DIX4192还包括块大小的发射机和接收机信道状态以及用户数据缓冲区，每个缓冲区有24个字节用于信道状态和分配给音频信道1和2的用户数据。有关接收器和发射器功能的缓冲信道状态和用户数据的组织，请参阅信道状态和用户数据缓冲区图。
信道1和信道2的音频数据的长度可以高达24比特，并且占用相应子帧的比特4到27。位4是LSB，位27是MSB。如果音频数据只需要20位，那么位8到27用于音频数据，而位4到7用于辅助数据位。
有效性（V）位指示正在传输的音频采样字是否适合于在连接的接收器端进行数字到模拟（D/A）转换或进一步的数字处理。如果有效位为0，则音频样本适合转换或附加处理。如果有效位为1，则音频样本不适合转换或附加处理。
奇偶校验（P）位被设置为0或1，这样位4到31携带偶数个1，偶数奇偶校验为0。DIX4192中的DIT块自动管理奇偶校验位，根据需要将其设置为0或1。DIR块检查位4到31的奇偶校验，如果检测到奇偶校验，则生成奇偶校验错误。
每个子帧的比特4到31的二进制非归零（NRZ）格式的音频和状态源数据使用用于传输的两相标记格式进行编码。这种格式允许在接收端恢复时钟，并使接口对平衡电缆连接的极性不敏感。对每个子帧开始处的前导码进行编码，以故意违反两相标记格式，使接收器能够可靠地检测到它们，同时避免音频和状态数据模仿前导码的可能性。图10显示了两相标记和前导码编码。
虽然AES3标准最初定义了采样率高达48kHz的传输，但考虑到电缆长度和阻抗匹配，接口能够处理更高的采样率。根据电缆和匹配因素，也可能需要在接收器处进行均衡。也可以使用AES3或相关的用户接口来传输和解码两个以上的音频数据信道。特殊的编码和压缩算法用于支持多个频道，包括Dolby®AC-3、DTS、MPEG-1/2和其他数据压缩音频格式。
数字接口发送器（DIT）操作
DIT将给定的双通道或数据缩减音频输入流编码为AES3编码的输出流。除了编码功能外，DIT还包括差分线路驱动器和CMOS缓冲输出功能。线路驱动器适用于驱动平衡或不平衡的线路接口，而CMOS缓冲输出设计用于驱动外部逻辑或线路驱动器以及光发射模块。图11显示了DIT的功能框图。
DIT的输入从三个可能的来源之一接收通道1和通道2的音频数据：端口A、端口B或DIR。默认情况下，选择端口A作为源。DIT还需要一个主时钟源，它可以由MCLK输入（引脚25）或RXCKO（DIR恢复的主时钟输出）提供。主时钟分频器用于选择AES3编码输出数据的帧速率。控制寄存器0x07中的TXDIV[1:0]位用于选择除以128、256、384或512操作。
信道1和信道2的信道状态和用户数据通过相应的发射机接入（TA）数据缓冲器输入AES3编码器。TA数据缓冲区依次从通过SPI或I2C主机接口编程的用户访问（UA）缓冲区加载，或从DIR接收器访问（RA）数据缓冲区加载。使用控制寄存器0x09中的TXCUS[1:0]位选择信道状态和用户数据的源。当选择DIR作为输入源时，信道状态和从DIT输出的用户数据相对于音频数据延迟一个块。
有效性（V）位可以使用两个源中的一个进行编程。控制寄存器0x09中的VALSEL位用于选择DIT块的有效性数据源。默认源是通过SPI或I2C主机接口写入的控制寄存器0x07中的有效位。有效位也可以从DIR的AES3解码器输出传输，其中用于DIT子帧的V位逐帧跟踪解码的DIR值。
奇偶校验（P）位将始终由AES3编码器内部奇偶校验生成器逻辑生成，从而AES3编码子帧的位4到31是偶数奇偶校验。
AES3编码器输出连接到输出线驱动器和CMOS缓冲源多路复用器。如图11所示，源多路复用器允许线路驱动器或缓冲器由来自DIT的AES3编码数据或旁路多路复用器驱动，旁路多路复用器与DIR核心之前的四个差分输入线路接收器的输出相关联。旁路多路复用器允许四个线路接收器输出中的一个被路由到线路驱动器或缓冲器输出，从而提供旁路操作模式。线路驱动器和CMOS输出缓冲器都包括输出禁用，由控制寄存器0x08中的TXOFF和AESOFF位设置。当输出被禁用时，它们将被迫进入低逻辑状态。
AES3编码器包括一个输出静音功能，该功能将通道1和2的音频和辅助数据的所有位设置为零。前导码、V、U和C位不受影响，而P位则重新计算。使用控制寄存器0x08中的TXMUTE位控制静音功能。
AES3编码器包括块启动输入/输出引脚BLS（引脚35）。BLS引脚可编程为输入或输出。使用控制寄存器0x07中的BLSM位对BLS引脚的输入/输出状态进行编程。默认情况下，BLS引脚配置为输入。
作为输入，BLS管脚可用于强制块启动条件，由此通过为下一帧数据生成Z前导码来启动信道状态和用户数据的新块的开始。BLS输入必须与DIT内部同步时钟同步。该时钟以同步方式输出（引脚36）。同步时钟上升沿与DIT输出的AES3编码数据的每个帧的开始对齐。图12显示了外部块启动信号所需的格式，并指出了BLS引脚配置为输出时的格式。当BLS引脚为输出时，DIT根据内部同步时钟生成块启动信号。
有关DIT控制和状态寄存器以及通道状态和用户数据缓冲区的详细信息，请参阅控制寄存器和通道状态以及用户数据缓冲区映射。
数字接口接收器（DIR）操作
DIR执行AES3解码和时钟恢复，并提供差分线路接收器功能。DIR的锁定范围包括从20khz到216kHz的帧和采样率。图13显示了DIR的功能框图。
四个差分线接收器用于对编码的输入数据流进行信号调节。接收器可外部配置为平衡或不平衡电缆接口，以及与来自光接收器或外部逻辑电路的CMOS逻辑电平输入接口。有关线路接收器的简化示意图，请参见图14。外部连接在接收器输入接口中讨论。
四线接收机的输出连接到两个1/4数据选择器：接收机输入多路复用器和旁路多路复用器。输入多路复用器选择四线接收机输出中的一个作为要由DIR核心处理的AES3编码数据流的源。旁路多路复用器用于将线路接收器输出路由到DIT线路驱动器或CMOS缓冲输出，从而绕过所有其他内部电路。旁路功能适用于简单的信号分配和路由应用。
DIR需要一个参考时钟，由应用于RXCKI（引脚13）或MCLK（引脚25）时钟输入端的外部电源提供。PLL1将参考时钟乘以更高的速率，该速率用作AES3解码器的过采样时钟。解码器对AES3编码的输入流进行采样，以提取所有音频和状态数据。解码后的数据流被发送到解复用器，其中音频和状态数据被分离以进行进一步的处理和缓冲。脉冲发生器电路对编码的输入数据流进行采样，并生成帧/采样率（或fS）16倍的时钟。然后，由PLL2处理16fs时钟，这将进一步倍增时钟速率并为抖动衰减提供低通滤波。可用的PLL2输出时钟速率包括512 fS、256 fS和128 fS。给定输入采样率的最大可用PLL2输出时钟速率由内部逻辑估计，并可通过状态寄存器0x13进行回读。
PLL2的输出可以除以因子2、4或8，或者简单地传递到恢复的主时钟输出RXCKO（引脚12）。RXCKO时钟也可以在内部路由到其他功能块，在那里它可以被进一步划分以创建左/右字和位时钟。可以通过控制寄存器位禁用RXCKO输出，并将其强制到高阻抗状态，如有需要，允许将其他三态缓冲时钟连接到同一外部电路节点。默认情况下，RXCKO输出（引脚12）被禁用并强制进入高阻抗状态。
图15显示了PLL2的频率响应。抖动衰减开始于大约50 kHz。峰值通常为1 dB，这在AES3标准允许的最大2 dB范围内。DIR的接收机抖动容差图如图16所示，以及所需的AES3抖动容差模板。DIR抖动公差满足AES3要求以及iec60958-3规范规定的要求。图16是使用全标度24位，双通道，AES3编码的输入流，帧速率为48kHz。
解码的音频数据以及内部生成的同步时钟可以被路由到其他功能块，包括端口A、端口B和DIT。解码后的信道状态和用户数据被缓冲在相应的接收器访问（RA）数据缓冲器中，然后传输到相应的用户访问（UA）数据缓冲器，在那里可以通过SPI或I2C串行主机接口读回。RA缓冲区的内容也可以传输到DIT UA数据缓冲区；这种传输如图11所示。信道状态和用户数据位也可以通过通用输出引脚GPO[4:1]串行输出。图17显示了用于此目的的GPO引脚的输出格式，以及DIR块启动（BLS）和帧同步（SYNC）时钟。DIR SYNC时钟输出的上升沿与接收到的AES3数据的每个帧的开始对齐。
DIR包括一个专用的有源低AES3解码器和PLL2锁输出，名为lock（引脚11）。只有当AES3解码器和PLL2都指示锁定状态时，锁输出才有效。附加的DIR状态标志可以在通用输出（GPO）管脚处输出，或者通过SPI或I2C主机接口通过状态寄存器访问。有关DIR状态功能的更多信息，请参阅通用数字输出和控制寄存器。
通用数字输出
DIX4192包括四个通用数字输出，GPO1到GPO4（分别是引脚26到29）。GPO引脚可编程为静态高或低状态。或者，GPO管脚可以连接到13个内部逻辑节点中的一个，允许GPO管脚继承所选信号的功能。控制寄存器0x1B到0x1E用于选择GPO引脚的功能。有关GPO输出配置的详细信息，请参阅控制寄存器。表1总结了GPO引脚的可用输出选项。
中断输出
DIX4192包括多个内部状态位，其中许多可以设置为触发中断信号。中断信号在INT（引脚23）处输出，这是一个低电平开漏输出。INT引脚需要一个上拉电阻器连接到VIO供电轨。对于大多数应用来说，kΩ的值不一定足够，但对于大多数应用来说，k-k值必须足够。图18显示了中断输出引脚连接。开路漏极输出允许来自多个DIX4192设备的中断管脚以有线或配置方式连接。
设备功能模式
主机接口操作：串行外设接口（SPI）模式
DIX4192支持4线SPI端口，当CPM输入（引脚18）被强制低电平或接地时。SPI端口支持高达40 Mbps的高速串行数据传输。支持寄存器和数据缓冲区写入和读取操作。
CS输入（引脚19）用作SPI端口的有源低芯片选择。为了写入或读取寄存器和数据缓冲区，CS输入必须强制为低。当CS被强制高电平时，CDIN输入端（引脚21）处的数据被忽略，而CDOUT输出端（引脚22）被强制进入高阻抗状态。CDIN输入用作端口的串行数据输入；CDOUT输出用作串行数据输出。
CCLK输入（引脚20）用作输入和输出数据的串行数据时钟。数据被锁存在CCLK上升沿的CDIN输入处，而数据在CCLK下降沿的CDOUT输出被时钟输出。
图19显示了SPI端口协议。字节0被称为命令字节，其中最高有效位（或MSB）是读/写位。对于R/W位，0表示写入操作，而1表示读取操作。命令字节的其余7位用于写入或读取操作所针对的寄存器地址。字节1是一个无所谓字节，可以设置为全零。包含此字节是为了保持与早期德州仪器数字音频接口和采样率转换器产品（包括DIT4096、DIT4192、SRC418x系列设备和SRC419x系列设备）的协议兼容性。
SPI端口通过实现自动递增模式，支持对多个顺序寄存器地址的写入和读取操作。如图19所示，只需将多个数据字节的CS输入保持在低位，就可以调用auto-increment模式。寄存器地址在每个数据字节传输后自动递增，从命令字节指定的地址开始。
请参阅电气特性表的SPI部分和图2，以获取突出显示SPI操作的关键参数的规格和时序图。
主机接口操作：飞利浦I2C模式
DIX4192支持2线飞利浦I2C总线接口，当CPM（引脚18）被推高或拉到VIO供电轨。DIX4192作为总线上的从设备。支持标准和快速操作模式。标准模式支持高达100kbps的数据速率，而Fast模式支持高达400kbps的数据速率。快速模式与标准模式向下兼容，这些模式有时被称为快速/标准或F/S模式。I2C总线规范（2000年1月2.1版）提供了总线协议和实现的详细信息。假设读者熟悉本规范。请参阅电气特性表和图3的I2C标准和快速模式部分，以了解有关I2C接口操作的关键参数的规格和时序图。
调用I2C模式时，引脚20变为SCL（用作总线时钟），引脚22变为SDA（承载总线的双向串行数据）。引脚19和21分别变为A0和A1，用作7位从机地址的硬件可配置部分。
DIX4192使用7位从机地址；请参见图20（a）。位A2到A6是固定的，位A0和A1分别使用引脚19和21进行硬件编程。可编程位允许最多四个DIX4192设备连接到同一总线。从机地址后跟寄存器地址字节，它指向DIX4192寄存器映射中的特定寄存器或数据缓冲区位置。寄存器地址字节由地址的7位和启用或禁用自动递增操作的一位组成；见图20（b）。自动递增模式允许在一次操作中写入或读回多个顺序寄存器位置，特别适用于块写入和读取操作。
图21显示了标准和快速模式写入操作的协议。当写入单个寄存器地址或多个非顺序寄存器地址时，图21（a）中的单寄存器写入操作可以使用一次或多次。当写入多个顺序寄存器地址时，图21（b）中的自动递增模式提高了效率。寄存器地址每传输一个连续字节自动递增一个。
图22显示了标准和快速模式读取操作的协议。图22（a）中的当前地址读取操作假定先前执行的写入或读取操作中寄存器地址的值，对于轮询寄存器地址以了解状态更改非常有用。图22（b）和图22（c）显示了一个或多个随机寄存器地址的读取操作，无论是否启用自动递增模式。
应用与实施
注意：以下应用章节中的信息不是TI组件规范的一部分，TI不保证其准确性或完整性。TI的客户负责确定组件的适用性。客户应验证和测试其设计实现，以确认系统功能。
申请信息
本节介绍了典型的应用程序图和电源连接，以帮助客户使用DIX4192设备进行硬件设计。
图69显示了使用SPI主机接口的DIX4192的典型应用程序连接。SPI主机通常是微控制器、数字信号处理器或可编程逻辑器件。除了提供SPI总线主机外，主机还可用于处理来自DIX4192的中断和标志输出。所述音频串行端口连接到外部数字音频设备，所述外部数字音频设备可以包括数据转换器、数字信号处理器、数字音频接口接收器或发射机或其他逻辑设备。DIR输入和DIT输出连接到线路、光学或逻辑接口（见接收器输入接口和发射器输出接口）。还显示了主时钟源和直接参考时钟源。
图70显示了使用I2C总线接口的DIX4192的典型应用程序连接。I2C总线主机通常是微控制器、数字信号处理器或可编程逻辑器件。除了提供I2C总线主机，主机还可用于处理来自DIX4192的中断和标志输出。上拉电阻器从SCL（引脚20）和SDA（引脚22）连接到VIO电源轨。I2C接口的开路漏极输出需要这些电阻。与DIX4192的所有其他连接与前面讨论的SPI主机情况相同。
图71显示了DIX4192的建议电源连接和旁路。在这种情况下，假设VIO、VDD33和VCC电源由同一个3.3V电源供电。VDD18核心电源由独立电源供电，或使用线性调压器从3.3伏电源供电，如图71中的可选调节器电路所示。
0.1-μF旁路电容器是表面贴装的X7R陶瓷，必须尽可能靠近设备。这些电容器必须直接连接在DIX4192的电源和相应的接地引脚之间。接地引脚然后直接连接到印刷电路板（PCB）的接地平面。建议使用与0.1-μF电容器并联的较大值电容器。至少，PCB上必须至少有安装这些较大电容器的脚印，以便在安装和不安装电容器的情况下进行实验，以确定对DIX4192测量性能的影响。较大值电容器可以是表面贴装的X7R多层陶瓷或钽片。
基板接地，BGND（引脚44）必须通过PCB跟踪连接到AGND（引脚10）。然后，AGND引脚直接连接到接地层。这种连接有助于减少设备DIR部分的噪声，有助于接收器的整体抖动和噪声容限。
所示为3.3 V电源和VCC（针脚9）连接之间的串联电阻器。该电阻器与旁路电容器结合，形成一个简单的RC滤波器，从VCC电源中移除高频分量。串联电阻器必须是金属薄膜型，以获得最佳的滤波特性。作为电阻器的替代品，可以使用铁氧体磁珠，尽管它可能必须在物理上很大才能有助于滤波。
接收机输入接口
本节详细介绍了DIX4192线路接收器输入的推荐接口。除了光接收机和外部逻辑接口外，还讨论了平衡和非平衡线路接口。
对于专业数字音频接口，需要或首选110Ω平衡线接口。变压器耦合通常用于提供隔离和改善共模噪声抑制。图192所示为建议的DIX472平衡线路接收器接口。变压器的匝数比为1:1，必须具有低绕组间电容，以获得最佳性能。由于线路接收器输入端存在直流偏压，0.1-μF电容器用于变压器与线路接收器输入端的交流耦合。在变压器的线路侧，显示了一个可选的0.1-μF电容器，用于在连接的发送器侧施加直流偏压的情况。耦合电容器必须是表面贴装陶瓷芯片型，具有X7R或C0G电介质。
不平衡75Ω同轴电缆接口通常用于消费和广播音频应用。可使用带或不带变压器线路耦合的设计。图73（a）显示了推荐的75Ω变压器耦合线路接口，它与图72所示的平衡设计有许多相似之处。再次，变压器提供隔离和改进的噪声抑制。图73（b）显示了无变压器接口，通常用于S/PDIF用户连接。
使用全塑料光纤的光学接口通常用于互连长度小于10米的消费类音频设备。用于数字音频接口的光接收器模块通过单个3.3伏或5伏电源工作，并具有TTL–、CMOS或低压CMOS兼容逻辑输出。当光接收器电源由DIX4192 VDD33电源供电时，与3.3-V光接收器的接口非常简单，如图74所示。对于5V光接收机，输出高逻辑电平可能超过DIX4192线路接收机的绝对最大输入电压。需要一个电平转换器，放置在光接收器输出和DIX4192线路接收器输入之间。图75显示了将5 V光接收器连接到DIX4192线路接收器输入时建议的输入电路。Texas Instruments SN74LVC1G125单缓冲集成电路采用与DIX4192 VDD33电源相同的3.3伏电源。该缓冲器包括一个5V的容许数字输入，并提供接口所需的逻辑级转换。
DIX4192线路接收器也可以直接从具有TTL或CMOS输出的外部逻辑或线路接收器设备驱动。如果驱动线路接收器的逻辑在3.3V电压下运行，则不需要逻辑电平转换。但是，如果外部逻辑由超过DIX4192最大VDD33电源电压的电源电压操作，或从低于3.3 V的电源电压操作，则需要电平转换。图76显示了推荐的逻辑级转换方法，使用了德州仪器公司提供的缓冲区和电平转换器。
变送器输出接口
本节详细介绍了DIX4192发射机线路驱动器和CMOS缓冲输出的推荐接口。除光发送器和外部逻辑接口外，还将讨论平衡和不平衡线路接口。
对于专业数字音频接口，需要或首选110Ω平衡线接口。变压器耦合通常用于提供隔离和改善共模噪声性能。图77显示了为DIX4192推荐的变压器耦合平衡线路驱动器接口。变压器的匝数比为1:1，必须具有低绕组间电容，以获得最佳性能。为了消除残余直流偏压，采用0.1μF电容器将变压器与线路驱动器输出端进行交流耦合。耦合电容器必须是表面贴装陶瓷芯片，具有X7R或C0G电介质。
不平衡75Ω同轴电缆接口通常用于消费和广播音频应用。可使用带或不带变压器线路耦合的设计。图78（a）显示了推荐的75Ω变压器耦合线路驱动器接口，它与图77所示的平衡设计有许多相似之处。图78（b）显示了无变压器线路驱动程序接口，通常用于S/PDIF用户连接。
使用全塑料光纤的光学接口通常用于互连长度小于10米的消费类音频设备。大多数用于数字音频接口的光发送器模块都是从一个3.3伏或5伏电源供电，并且有一个TTL兼容的逻辑输入。DIX4192 AESOUT（引脚34）的CMOS缓冲发射机输出能够驱动VIO电源电压降至3V的光发射机。如果VIO电源电压低于3V，则需要电平转换逻辑来驱动光发射机输入。德州仪器公司的SN74AVC1T45单总线收发器是一个很好的选择。该设备有两个电源导轨，一个用于输入侧，另一个用于输出侧。对于这个应用程序，输入端电源由VIO供电，而输出端由3.3V电源供电。此配置将提升逻辑高电平至适合驱动TTL兼容输入配置的电压。图79显示了推荐的光发送器接口电路。
AESOUT输出也可用于直接驱动外部逻辑或线路驱动器设备。图80显示了推荐的逻辑接口技术，包括使用和不使用级别转换的连接。图81显示了使用Texas Instruments SN75ALS191双差分线路驱动器的外部线路驱动器接口。如果DIX4192的VIO电源从3v设置为3.3v，则AESOUT输出和线路驱动器输入之间不需要逻辑电平转换。如果VIO电源电压低于此范围，则需要图81中可选的逻辑电平转换逻辑。SN75ALS191双线驱动器在需要同时使用75Ω和110Ω线路接口的应用中特别有用。
典型应用
设计要求
对于本设计示例，使用表39中列出的参数。
详细设计程序
差分线路输入和输出
DIX4192共有4个差分线输入和一个差分线输出。这4个输入被混入一个端口进行解码，音频数据被发送到设备的内部总线。差分线路输出可从AES3编码器或直接从一个RX输入选择。AES3编码器可以对串行端口或DIR本身进行编码。用户数据和信道状态数据可以在寄存器中更新。
串行端口
DIX4192有两个串行端口，每个端口都支持PCM数据的输入和输出。这允许设备从一个串行端口接收数据，然后将音频返回到DIX4192，然后路由到DIX4192的另一个输出。例如，在这个应用程序中，DSP可以从DIX4192接收音频，该音频通过S/PDIF输入到DIX4192，然后在处理之后，DSP可以通过同一串行端口将音频发送回DIX4192。处理后的音频可以被发送回DIX4192的S/PDIF传输端口或另一个串行端口上的PCM5242 DAC。
应用曲线
电源建议
DIX4192需要1.8V和3.3V标称电源轨。VCC、VDD33至少需要一个3.3V电源。VIO可以在1.8伏或3.3伏电压下工作。VDD18需要1.8伏的标称供电轨。电源的去耦电容器必须放置在靠近设备端子的地方。
布局
布局指南
TI建议DIX4192使用一个接地层。当使用一个接地平面时，最好确保模拟和数字电路在PCB上被充分划分，以便模拟和数字回路电流不会交叉。
•去耦电容器必须尽可能靠近电源引脚（VCC、VDD33、VDD18、VIO）。
•更多指南可在布局示例中找到。
布局示例
