AD6643:双中频接收机

特征

●每通道11位250 MSPS输出数据速率

●启用NSR后的性能

-信噪比：在250 MSPS下，55 MHz至90 MHz频带内为74.5 dBFS

-信噪比：在250 MSPS下，82 MHz至90 MHz频带内的信噪比为72.0 dBFS

●NSR禁用时的性能

-信噪比：在250 MSPS下，高达90 MHz的信噪比为66.2 dBFS

-SFDR:85 dBc，最高185 MHz，250 MSPS

●总功耗：200 MSPS时为706 mW

●1.8V电源电压

●LVDS（ANSI-644电平）输出

●整数1比8输入时钟分频器（最大输入625 MHz）

●内部ADC电压参考

●灵活的模拟输入范围

-1.4 V p-p至2.0 V p-p（标称1.75 V p-p）

●带宽为400 MHz的差分模拟输入

●95 dB信道隔离/串扰

●串行端口控制

●节能省电模式

应用

●通信

●分集无线电和智能天线（MIMO）系统

●多模数字接收机（3G）

-WCDMA、LTE、CDMA2000

-WiMAX、TD-SCDMA

●I/Q解调系统

●通用软件无线电

一般说明

AD6643是一款11位、200 MSPS/250 MSPS、双信道中频（IF）接收机，专为支持需要高动态范围性能、低功耗和小尺寸的电信应用中的多天线系统而设计。

该设备由两个高性能模数转换器（ADC）和噪声整形再量化器（NSR）数字块组成。每个ADC都由一个多级差分流水线架构组成，该架构具有集成的输出纠错逻辑，每个ADC在差分流水线的第一级内都有一个宽带开关电容采样网络。集成电压基准简化了设计考虑。占空比稳定器（DCS）补偿ADC时钟占空比的变化，使转换器保持优异的性能。

每个ADC输出在内部连接到NSR块。集成的NSR电路允许在奈奎斯特带宽内的较小频带内提高信噪比性能。该设备支持通过SPI选择的两种不同输出模式。启用NSR功能后，对ADC的输出进行处理，使AD6643在奈奎斯特带宽的有限部分内支持增强的信噪比性能，同时保持11位输出分辨率。

NSR块可以被编程为提供采样时钟的22%或33%的带宽。例如，在采样时钟速率为185 MSPS的情况下，AD6643在22%模式下可在40 MHz带宽内实现高达75.5 dBFS的信噪比，在33%模式下可实现高达73.7 dBFS的信号噪比。

当NSR块被禁用时，ADC数据以11位的分辨率直接提供给输出。在这种模式下工作时，AD6643可以在整个奈奎斯特带宽内实现高达66.5 dBFS的信噪比。这允许AD6643用于需要更宽带宽的数字预失真观测路径等智能通信应用。

经过数字信号处理后，多路复用的输出数据被路由到两个11位输出端口，使得最大数据速率为400 Mbps（DDR）。这些输出是LVDS，支持ANSI-644电平。

AD6643接收机能够数字化宽频带的中频频率。每个接收器都设计用于同时接收单独的天线。与传统的模拟技术或集成度较低的数字方法相比，这种中频采样架构大大降低了组件成本和复杂性。

灵活的断电选项可实现显著的节能。设备设置和控制的编程是通过具有多种模式的3线SPI兼容串行接口完成的，以支持板级系统测试。

AD6643采用无铅、符合RoHS标准、64引脚、9mm×9mm引脚框架芯片级封装（LFCSP_VQ），适用于-40°C至+85°C的工业温度范围。该产品受美国专利保护。

产品亮点

1.两个ADC包含在一个小型、节省空间的9mm×9mm×0.85mm 64引脚LFCSP封装中。

2.引脚可选噪声整形再量化器（NSR）功能，允许在185 MSPS下高达60 MHz的带宽内提高信噪比。

3.为低成本FPGA系列配置LVDS数字输出接口。

4.使用单个1.8V电源进行操作。

5.支持各种产品特性和功能的标准串行端口接口（SPI），如数据格式化（偏移二进制或二进制补码）、NSR、断电、测试模式和电压参考模式。

6.片上整数1-to-8输入时钟分频器和多芯片6。同步功能，支持各种时钟方案和多通道子系统。

工作原理

AD6643有两个模拟输入通道和两个数字输出通道。中频（IF）输入信号在出现在输出端口之前经过几个阶段。

ADC架构

AD6643架构由双前端采样和保持电路组成，然后是流水线、开关电容ADC。来自每一级的量化输出在数字校正逻辑中被组合成最终的11位结果。或者，在将11位结果发送到数字校正逻辑之前，可以通过噪声整形再量化器（NSR）块对其进行处理。

流水线架构允许第一级对新的输入样本进行操作，其余级对先前的样本进行操作。采样发生在时钟的上升沿。除最后一级外，流水线的每一级都由一个低分辨率闪存ADC组成，该ADC连接到开关电容数模转换器（DAC）和级间残差放大器（MDAC）。残差放大器放大重建的DAC输出和流水线中下一级的闪存输入之间的差值。每个阶段使用一位冗余，以促进闪存错误的数字校正。最后一级由闪存ADC组成。

每个通道的输入级都包含一个差分采样电路，该电路可以以差分或单端模式进行交流或直流耦合。输出暂存块对齐数据，纠正错误，并将数据传递到输出缓冲区。输出缓冲器由单独的电源供电，允许调整输出驱动电流。断电期间，输出缓冲器进入高阻抗状态。

AD6643双中频接收机可以同时数字化两个信道，使其成为电信系统中分集接收和数字预失真（DPD）观测路径的理想选择。

双中频接收机设计可用于信号的分集接收，而ADC在同一载波上以相同的方式工作，但来自两个单独的天线。ADC还可以使用独立的模拟输入进行操作。用户可以在ADC输入端使用适当的低通或带通滤波输入直流至300 MHz的频率，性能损失很小。允许400 MHz模拟输入的操作，但以增加ADC噪声和失真为代价。

提供同步功能以允许在多个设备之间同步计时。

AD6643的编程和控制是通过3线SPI兼容串行接口完成的。

模拟输入注意事项

AD6643的模拟输入是一个差分开关电容电路，旨在实现差分信号处理的最佳性能。

时钟信号交替地在采样模式和保持模式之间切换输入（见图1）。当输入切换到采样模式时，信号源必须能够对采样电容器充电，并在时钟周期的1/2内稳定下来。

每个输入端串联一个小电阻器可以帮助减少驱动源输出级所需的峰值电流。分流电容器可以放置在输入端，以提供动态充电电流。该无源网络在ADC输入端创建了一个低通滤波器；因此，精确值取决于应用。

在中频（IF）欠采样应用中，应减少放置在输入端的任何分流电容器。并联电容器与驱动源阻抗不匹配，限制了输入带宽。

图1:开关电容器输入

为了获得最佳的动态性能，请匹配驱动VIN+和VIN-的源阻抗，并不同地平衡输入。

输入共模

AD6643的模拟输入端没有内部直流偏置。在交流耦合应用中，用户必须从外部提供这种偏置。为了获得最佳性能，建议将设备设置为VCM=0.5×AVDD（或0.9 V）。

设计中包含一个板载共模电压参考，可从VCM引脚获得。建议使用VCM输出设置输入共模。当模拟输入的共模电压由VCM引脚电压（通常为0.5×AVDD）设置时，可以实现最佳性能。VCM引脚必须通过0.1µF电容器与地去耦，如应用信息部分所述。将此去耦电容器靠近VCM引脚，以尽量减少设备和此电容器之间的串联电阻和电感。

差分输入配置

通过以差分输入配置驱动AD6643，实现了最佳性能。对于基带应用，AD8138、ADA4937-2、ADA4930-2和ADA4938-2差分驱动器为ADC提供了卓越的性能和灵活的接口。

ADA4938-2的输出共模电压可以通过AD6643的VCM引脚轻松设置（见图2），并且可以在Sallen-Key滤波器拓扑中配置该驱动器，以提供输入信号的频带限制。

图2:使用ADA4930-2的差分输入配置

对于信噪比是关键参数的基带应用，建议使用差分变压器耦合的输入配置，如图3所示。为了偏置模拟输入，VCM电压可以连接到变压器次级绕组的中心抽头。

图3:差动变压器耦合配置

图4:差分双平衡输入配置

选择变压器时必须考虑信号特性。大多数射频变压器在低于几兆赫（MHz）的频率下饱和。过高的信号功率也会导致核心饱和，从而导致失真。

在第二奈奎斯特区及以上的输入频率下，大多数放大器的噪声性能不足以实现AD6643的真实信噪比性能。对于信噪比是关键参数的应用，建议使用差分双平衡-不平衡转换器耦合的输入配置（见图4）。在这种配置中，输入端是交流耦合的，CML通过33电阻器提供给每个输入端。这些电阻器补偿输入平衡-不平衡转换器中的损耗，为驱动器提供50阻抗。

在双平衡-不平衡转换器和变压器配置中，输入电容器和电阻器的值取决于输入频率和源阻抗。基于这些参数，可能需要调整输入电阻器和电容器的值，或者可能需要移除一些组件。表10列出了为不同输入频率范围设置RC网络的建议值。然而，由于这些值取决于输入信号和带宽，因此它们仅用作起始指南。请注意，表10中给出的值适用于图3和图4中所示的每个R1、R2、C2和R3组件。

在第二奈奎斯特区使用频率为变压器耦合输入的替代方案是使用具有可变增益的放大器。AD8375或AD8376数字可变增益放大器（DVGA）为驱动AD6643提供了良好的性能。

AD6643内置稳定准确的电压参考。通过SPI改变参考电压可以调整满标度输入范围。ADC的输入跨度跟踪参考电压的线性变化。