AD6643的功耗和待机模式是如何操作的？

功耗和待机模式

如图1所示，AD6643的功耗与其采样率成正比。图1中的数据是在与典型性能特征相同的操作条件下获得的。

图1:AD6643功率和电流与采样率

通过断言PDWN（通过SPI端口或通过断言PDW引脚为高），AD6643处于断电模式。在这种状态下，ADC通常消耗10 mW。在断电期间，输出驱动器处于高阻抗状态。断言PDWN引脚低会使AD6643返回其正常工作模式。请注意，PDWN是指数字输出驱动器电源（DRVDD），不应超过电源电压。

通过关闭参考、参考缓冲器、偏置网络和时钟，实现了断电模式下的低功耗。内部电容器在进入断电模式时放电，然后在恢复正常运行时必须重新充电。因此，唤醒时间与在断电模式下花费的时间有关，较短的断电周期会相应地缩短唤醒时间。

使用SPI端口接口时，用户可以将ADC置于断电模式或待机模式。待机模式允许用户在需要更快的唤醒时间时保持内部参考电路通电。有关更多详细信息，请参阅内存映射寄存器描述部分和AN-877应用说明，通过SPI连接到高速ADC，网址为www.analog.com。

数字输出

AD6643输出驱动器可以配置为使用1.8 V DRVDD电源的ANSI LVDS或简化驱动LVDS。

如AN-877应用说明“通过SPI连接到高速ADC”中所述，使用SPI控制时，可以选择偏移二进制、二进制补码或格雷码的数据格式。

数字输出启用功能（OEB）

AD6643具有灵活的数字扬声器引脚三态能力。通过SPI接口使用OEB引脚启用三态模式。如果OEB引脚为低，则输出数据驱动器启用。如果OEB引脚为高，则输出数据驱动器将处于高阻抗状态。此OEB功能不用于快速访问数据总线。请注意，OEB是指数字输出驱动器电源（DRVDD），不应超过该电源电压。

当使用SPI接口时，每个通道的数据输出可以通过使用寄存器0x14中的输出禁用位（位4）独立地进行三次声明。由于输出数据是交织的，如果两个通道中只有一个被禁用，则来自剩余通道的数据在输出时钟的上升和下降周期中都会重复。

定时

AD6643提供锁存数据，其流水线延迟为10个输入采样时钟周期（当NSR启用时为13个输入采样钟周期）。数据输出在时钟信号上升沿后一个传播延迟（tPD）可用。

为了减少AD6643内的瞬态，请尽量减少输出数据线的长度和施加在其上的负载。这些瞬态会降低转换器的动态性能。AD6643的最低典型转换率为40MSPS。在低于40MSPS的时钟速率下，动态性能可能会下降。

数据时钟输出（DCO）

AD6643还提供数据时钟输出（DCO），用于捕获外部寄存器中的数据。图2显示了AD6643输出模式的图形时序图。

ADC超范围（或）

当在ADC的输入端检测到超量程时，ADC超量程指示器被激活。超量程条件在ADC流水线的输出端确定，因此，延迟为10个ADC时钟周期（启用NSR时为13个ADC时钟循环）。输入端的超量程在发生后10个时钟周期（NSRenabled为13个时钟周期）由该位表示。

噪声整形再量化器

AD6643具有噪声整形再量化器（NSR），可在奈奎斯特频带的一个子集中保持高于11位的信噪比。接收器的谐波性能不受NSR功能的影响。启用后，NSR会对输入信号造成额外的0.6 dB损耗，从而使输出引脚处的0 dBFS输入降至-0.6 dBFS。NSR功能可以通过SPI对每个通道进行独立控制。

提供了两种不同的带宽模式；可以从SPI端口选择模式。在两种模式中的每一种模式下，都可以调整频带的中心频率，使IF可以放置在奈奎斯特频带的任何位置。

22%BW模式（184.32msps时>40mhz）

第一带宽模式在ADC采样率的22%（奈奎斯特频带的44%）以上提供了出色的噪声性能，并且可以通过将NSR控制寄存器（地址0x3C）中的NSR模式位设置为000来居中。在此模式下，可以使用NSR调谐寄存器（地址0x3E）中的6位调谐字设置有用的频率范围。有57个可能的单词（TW）；每一步是ADC采样率的0.5%。以下三个方程分别描述了左频带边缘（f0）、信道中心（fCENTER）和右频带边缘（f1）：

图2至图4显示了AD6643在22%BW模式下三个不同调谐字的典型频谱。

图2:22%BW模式，调谐字=13

图3:22%BW模式，调谐字=28（fS/4调谐）

图4:22%BW模式，调谐字=41

33%带宽模式（184.32毫秒时>60兆赫）

第二带宽模式提供了超过ADC采样率33%（奈奎斯特频带的66%）的出色噪声性能，并且可以通过将NSR控制寄存器（地址0x3C）中的NSR模式位设置为001来居中。在此模式下，可以使用NSR调谐寄存器（地址0x3E）中的6位调谐字设置有用的频率范围。有34个可能的单词（TW）；每一步是ADC采样率的0.5%。以下三个方程分别描述了左频带边缘（f0）、信道中心（fCENTER）和右频带边缘（f1）：

图5至图7显示了AD6643在33%BW模式下三个不同调谐字的典型频谱。

图5:33%BW模式，调谐字=5

图6:33%BW模式，调谐字=17（fS/4调谐）

图7:33%BW模式，调谐字=27

信道/芯片同步

AD6643具有SYNC输入，允许用户灵活选择同步选项，以同步内部块。同步功能对于保证多个ADC之间的同步操作非常有用。输入时钟分频器可以通过SYNC输入进行同步。通过在寄存器0x3A中设置适当的位，分频器可以在SYNC信号的单次出现或每次出现时进行同步。

SYNC输入在内部与采样时钟同步。但是，为了确保多个部分之间没有定时不确定性，请将SYNC输入信号与输入锁信号同步。使用单端CMOStype信号驱动SYNC输入。

表1:串行端口接口引脚

CSB的下降沿与SCLK的上升沿共同决定了帧的开始。其他涉及CSB的模式也可用。CSB可以无限期保持低电平，从而永久启用该设备；这被称为流媒体。CSB可以在字节之间保持高位，以允许额外的外部定时。当CSB为高电平时，SPI功能处于高阻抗模式。此模式打开任何SPI引脚辅助功能。

在指令阶段，传输16位指令。数据遵循指令阶段，其长度由WO位和W1位决定。

所有数据均由8位字组成。串行数据的每个单独字节的第一位指示是发出读取命令还是写入命令。这允许串行数据输入/输出（SDIO）引脚从输入到输出改变方向。

除了字长之外，指令阶段还确定串行帧是读取还是写入操作，允许串行端口用于对芯片进行编程和读取片上存储器的内容。如果指令是回读操作，执行回读会导致串行数据输入/输出（SDIO）引脚在串行帧中的适当点从输入改变为输出。

数据可以以MSB优先模式或LSB优先模式发送。MSB优先是通电时的默认设置，可以通过SPI端口配置寄存器进行更改。

硬件接口

表1中描述的引脚包括用户编程设备和AD6643串行端口之间的物理接口。使用SPI接口时，SCLK引脚和CSB引脚都用作输入。SDIO引脚是双向的，在写阶段用作输入，在回读阶段用作输出。

SPI接口足够灵活，可以由FPGA或微控制器控制。AN-812应用说明中详细描述了一种SPI配置方法，即基于微控制器的串行端口接口（SPI）引导电路。

在需要转换器完全动态性能的时段内，SPI端口不应处于活动状态。因为SCLK信号、CSB信号和SDIO信号通常与ADC时钟异步，所以这些信号的噪声会降低转换器的性能。如果板载SPI总线用于其他设备，则可能需要在该总线和AD6643之间提供缓冲器，以防止这些信号在关键采样期间在转换器输入端传输。当不使用SPI接口时，一些引脚具有双重功能。当在设备通电期间将引脚绑在AVDD或地上时，它们与特定功能相关联。数字输出部分描述了AD6643支持的可捆绑功能。

存储器映射

读取内存映射寄存器表

内存映射寄存器表中的每一行都有八个位位置。存储器映射大致分为四个部分：芯片配置寄存器（地址0x00至地址0x02）；信道索引和传输寄存器（地址0x05和地址0xFF）；ADC功能寄存器，包括设置、控制和测试（地址0x08至地址0x20）；以及数字特征控制寄存器（地址0x3A至地址0x3E）。

内存映射注册表记录了所列每个十六进制地址的默认十六进制值。标题为Bit 7（MSB）的列是给定的默认十六进制值的开头。例如，输出模式寄存器地址0x14的十六进制默认值为0x05。这意味着比特0=1，其余比特为0s。此设置是默认的输出格式值，它是二进制补码。有关此功能和其他功能的更多信息，请参阅AN-877应用说明，通过SPI连接到高速ADC。本文档详细介绍了寄存器0x00至寄存器0x20控制的功能。其余的寄存器，从寄存器0x3A到寄存器Ox3E，记录在内存映射寄存器描述部分。

开放地点

此设备目前不支持表14中未包含的所有地址和位位置。有效地址位置的未使用位应使用0s写入。仅当地址位置的一部分打开时（例如，地址0x18）才需要写入这些位置。如果整个地址位置都是打开的（例如，地址0x13），则不应写入此地址位置。

默认值

AD6643复位后，关键寄存器加载默认值。寄存器的默认值在内存映射寄存器表中给出。

逻辑电平

逻辑级术语的解释如下：

◆“位设置”与“位设置为逻辑1”或“为该位写入逻辑1”同义

◆“清除位”与“位设置为逻辑0”或“为该位写入逻辑0”同义

转账登记地图

地址0x08到地址0x20和地址0x3A到地址0x3E被阴影覆盖。在通过将0x01写入地址0xFF并设置传输位发出传输命令之前，对这些地址的写入不会影响设备操作。这允许在设置传输位时在内部同时更新这些寄存器。当传输位被设置时，内部更新发生，然后位自动清洗。

通道专用寄存器

一些通道设置功能，如信号监测阈值，可以为每个通道编程为不同的值。在这些情况下，每个通道的通道地址位置在内部都是重复的。这些寄存器和位在表14中被设计为本地寄存器。通过在寄存器Ox05中设置适当的通道A或通道B位，可以访问这些本地寄存器和位。

如果设置了这两个位，则后续写入会影响以下寄存器

两个频道。在一个读取周期中，只有通道a或通道B应设置为读取两个寄存器中的一个。如果在SPI读取周期内设置了这两个位，则该部分返回通道A的值。寄存器0x05中的设置不影响全局寄存器和位。

应用程序信息

设计指南

在开始AD6643的系统级设计和布局之前，建议设计人员熟悉这些指南，其中讨论了某些引脚所需的特殊电路连接和布局要求。

电源和接地建议

当将电源连接到AD6643时，建议使用两个单独的1.8 V电源：一个用于模拟（AVDD），另一个用于数字输出（DRVDD）。设计者可以使用几个不同的去耦电容器来覆盖高频和低频。将这些电容器定位在PCB水平的入口点附近，并使用最小的迹线长度靠近设备的引脚。

使用AD6643时，单个PCB接地平面就足够了。通过PCB模拟、数字和时钟部分的适当解耦和智能分区，可以轻松实现最佳性能。

外露桨叶热塞建议

必须将ADC下侧的暴露板连接到模拟接地（AGND），以实现最佳的电气和热性能。PCB上连续的暴露（无焊料掩模）铜平面应与AD6643暴露的焊盘引脚0配合。

铜平面应具有多个通孔，以实现尽可能低的电阻热路径，使散热流过PCB底部。用非导电环氧树脂填充或堵塞这些通孔。

为了最大限度地提高ADC和PCB之间的覆盖率和附着力，请覆盖丝网，将PCB上的连续平面划分为几个均匀的部分。这在回流过程中在ADC和PCB之间提供了几个连接点。使用一个没有隔板的连续平面可以保证ADC和PCB之间只有一个连接点。请参阅评估板以获取PCB布局示例。有关芯片级封装的封装和PCB布局的详细信息，请参阅AN-772应用说明，引线框架芯片级封装（LFCSP）的设计和制造指南。

版本兼容性矩阵

用0.1 uF电容器将VCM引脚接地，如图43所示。为了获得最佳的通道间隔离，AD6643 VCM引脚和通道a模拟输入网络连接之间以及AD6643 VC引脚和通道B模拟输入网络连接器之间应包括一个33电阻器。

SPI端口

在需要转换器完全动态性能的时段内，SPI端口不应处于活动状态。由于SCLK、CSB和SDIO信号通常与ADC时钟异步，因此这些信号的噪声会降低转换器的性能。如果板载SPI总线用于其他设备，则可能需要在该总线和AD6643之间提供缓冲器，以防止这些信号在关键采样周期内在转换器输入端转换。