ADF4153:分数-N频率合成器

特征

●射频带宽至4 GHz

●2.7 V至3.3 V电源

●单独的VP允许扩展调谐电压

●Y版本可用：-40°C至+125°C

●可编程分数模

●可编程电荷泵电流

●三线串行接口

●模拟和数字锁检测

●掉电模式

●引脚与ADF4110/ADF4111/ADF4112/ADF4113和ADF4106兼容

●一致的射频输出相位

●ADIsimPLL可实现环路滤波器设计

●具备汽车应用资格

应用

●有线电视设备

●移动无线电基站（GSM、PCS、DCS、WiMAX、超级蜂窝3G、CDMA、W-CDMA）

●无线手机（GSM、PCS、DCS、CDMA、W-CDMA）

●无线局域网，PMR

●通信测试设备

一般说明

ADF4153是一款分数N频率合成器，在无线接收器和发射器的上变频和下变频部分实现本地振荡器。它由低噪声数字相位频率检测器（PFD）、精密电荷泵和可编程参考分频器组成。有一个基于∑-Δ的分数插值器，可以实现可编程的分数分割。INT、FRAC和MOD寄存器定义了一个总共N个除法器（N=（INT+（FRAC/MOD））。此外，4位参考计数器（R计数器）允许在PFD输入端选择REFIN频率。如果合成器与外部环路滤波器和压控振荡器（VCO）一起使用，则可以实现完整的锁相环（PLL）。

一个简单的3线接口控制所有片上寄存器。该设备使用2.7V至3.3V的电源运行，不使用时可以断电。

功能框图

电路描述

参考输入部分

参考输入阶段如图2所示。SW1和SW2是常闭开关。SW3常开。当启动断电时，SW3关闭，SW1和SW2打开。这确保了REFIN引脚断电时不会加载。

图2:参考输入阶段

射频输入级

射频输入级如图3所示。随后是2级限幅放大器，用于生成预分频器所需的电流模式逻辑（CML）时钟电平。

图3:射频输入级

射频整数分频器

RF INT CMOS计数器允许PLL反馈计数器中的分频比。允许从31到511的分割比。

INT、FRAC、MOD和R关系

INT、FRAC和MOD值与R计数器相结合，可以生成由相位频率检测器（PFD）的分数间隔的输出频率。有关更多信息，请参阅RF合成器：工作示例部分。RF VCO频率（RFOUT）方程为：

其中：RFOUT是外部压控振荡器（VCO）的输出频率。INT是二进制9位计数器的预设分频比（31比511）。MOD是预设的分数模（2到4095）。FRAC是分数除法（0到MOD-1）的分子。

PFD频率由下式给出：

其中：REFIN是参考输入频率。D是REFIN倍频器位。R是二进制4位可编程参考计数器的预设分频比（1比15）。

射频R计数器

4位RF R计数器允许对输入参考频率（REFIN）进行分频，以产生PFD的参考时钟。允许1到15的分割比。

相位频率检测器（PFD）和电荷泵

PFD从R计数器和N计数器获取输入，并产生与它们之间的相位和频率差成比例的输出。图4是相位频率检测器的简化示意图。PFD包括一个固定的延迟，用于设置反冲击脉冲的宽度，通常为3ns。该脉冲确保PFD传递函数中没有死区，并给出一致的参考杂散电平。

图4:PFD简化示意图

多路复用和锁定检测

ADF4153上的输出多路复用器允许用户访问芯片上的各种内部点。MUXOUT的状态由M3、M2和M1控制。图5以框图形式显示了MUXOUT部分。

图5:MUXOUT示意图

输入移位寄存器

ADF4153数字部分包括4位RF R计数器、9位RF N计数器、12位FRAC计数器和12位模数计数器。数据在CLK的每个上升沿被时钟记录到24位移位寄存器中。数据首先以MSB计时。数据从移位寄存器传输到LE上升沿的四个锁存器之一。目标锁存器由移位寄存器中的两个控制位（C2和C1）的状态决定。这些是2个LSB，DB1和DB0。

程序模式

ADF4153可编程模数是双缓冲的。这意味着在零件使用新的模数值之前，必须发生两个事件。首先，通过写入R除法器寄存器，将新的模值锁存到设备中。其次，必须对N除法器寄存器执行新的写入操作。因此，为了确保模值正确加载，必须在模值更新的任何时候写入N分频寄存器。

初始化序列

给零件通电后，应遵循以下初始化顺序：

1.将所有零写入噪声和杂散寄存器。这可确保清除所有测试模式。

2.再次写入噪声和杂散寄存器，这次选择需要哪种噪声和杂散模式。例如，将十六进制0003C7写入选择最慢噪声模式的部分。

3.通过将a1写入DB2来启用控制寄存器中的计数器重置；同时在控制寄存器中选择所需的设置。如果使用相位重新同步功能，请将重新同步位设置为所需的设置。

4.加载R除法器寄存器（负载控制DB23设置为0）。

5.加载N分频器寄存器。

6.通过在控制寄存器中向DB2写入0来禁用计数器重置。

零件现在锁定到设定的频率

如果使用相位重新同步功能，则在步骤3之后需要额外的步骤。这涉及用loadcontrol=1和所需的延迟间隔代替MOD值加载R除法器寄存器。然后可以遵循前面的顺序，确保在步骤4中，MOD的值被写入负载控制=0的R分频寄存器。

有关相位重新同步功能的更多信息，请参阅杂散一致性和相位重新同步部分。

射频合成器：一个实例

以下方程式控制着合成器的编程方式：

其中：RFOUT是RF频率输出。INT是整数除法因子。FRAC是分数。MOD是模量。

PFD频率由下式给出：

其中：REFIN是参考频率输入。D是RF REFIN倍频器位。R是RF参考分频因子。

例如，在GSM 1800系统中，需要1.8 GHz射频输出（RFOUT），可提供13 MHz参考频率输入（REFIN），射频输出需要200 kHz信道分辨率（fRES）。

根据方程式4：

模数

模数（MOD）的选择取决于可用的参考信号（REFIN）和射频输出所需的信道分辨率（fRES）。例如，具有13MHz REFIN的GSM系统将模数设置为65。这意味着RF输出分辨率（fRES）是GSM所需的200 kHz（13 MHz/65）。在抖动关闭的情况下，分数杂散间隔取决于所选的模数值。更多信息请参见表11。

参考倍增器和参考除法器

片上的参考倍频器允许输入参考信号加倍。这有助于提高PFD的比较频率。提高PFD频率可以提高系统的噪声性能。将PFD频率加倍通常会使噪声性能提高3dB。重要的是，由于N分频器∑-Δ电路的速度限制，PFD不能在32 MHz以上运行。

12位可编程模数

与大多数其他分数N PLL不同，ADF4153允许用户在12位范围内对模数进行编程。这意味着，当与引用的双精度计数器和4位R计数器结合使用时，用户可以为应用程序设置许多不同的配置。

以下是一个需要1.75 GHz RF和200 kHz信道阶跃分辨率的应用程序示例。该系统有一个13 MHz的参考信号。

一种可能的设置是将13 MHz直接馈送到PFD，并将模数编程为除以65。这导致了所需的200 kHz分辨率

另一种可能的设置是使用参考倍频器从13 MHz输入信号中创建26 MHz。然后，这26 MHz被馈入PFD。模数现在被编程为除以130。这也导致了200 kHz的分辨率，并提供了比以前设置更优的相位噪声性能。

可编程模数对于多标准应用也非常有用。如果双模手机需要PDC和GSM 1800标准，可编程模数将带来巨大的好处。PDC需要25 kHz的信道阶跃分辨率，而GSM 1800需要200 kHz的信道步跃分辨率。13MHz参考信号可以直接馈送到PFD。当处于PDC模式（13MHz/520=25kHz）时，模数被编程为520。模数被重新编程为65，用于GSM 1800操作（13 MHz/65=200 kHz）。PFD频率保持恒定（13 MHz）非常重要。这允许用户设计一个可以在两种设置中使用的环路滤波器，而不会遇到稳定性问题。影响环路设计的是射频频率与PFD频率的比值。通过保持这种关系不变，可以在两个应用程序中使用相同的环路滤波器。

带有伪优化的快速锁

如噪声和杂散模式部分所述，该部分可以针对杂散性能进行优化。然而，在快速锁定应用中，环路带宽需要很宽，因此滤波器对跟踪信号的衰减不大。可编程电荷泵可用于解决这个问题。该滤波器设计用于窄环路带宽，以满足稳态杂散规范。这是使用最低电荷泵电流设置设计的。

为了在频率跳跃期间实现快速锁定，通过在N分频器寄存器中断言快速锁定位，将电荷泵电流设置为跳跃期间的最大设置。这拓宽了环路带宽，从而改善了锁定时间。在宽带模式下，为了保持环路稳定性，需要修改环路滤波器。这是通过将电阻（R1A）与环路滤波器中的阻尼电阻并联来实现的（见图6）。MUXOUT需要设置为fastlocks开关才能使用内部开关。例如，如果电荷泵电流增加16，在宽带模式下，阻尼电阻器R1需要减小¼。

图6:ADF4153，带快速锁

然后选择R1A的值，使得R1和R1A的总并联电阻等于单独R1的1/4。这使环路带宽整体增加了4倍，同时保持了宽带模式下的稳定性。

当PLL锁定到新频率时，通过将快速锁定位设置为0，电荷泵再次编程为最低电荷泵电流设置。内部开关打开，阻尼电阻器恢复到其原始值。这将环路带宽缩小到其原始截止频率，从而比宽环路带宽更好地衰减杂散。

刺机制

以下部分描述了分数N合成器产生的三种不同的杂散机制，以及如何在ADF4153中最小化它们。

分数马刺

ADF4153中的分数插值器是一个三阶∑-Δ调制器（SDM），其模数（MOD）可编程为2到4095之间的任何整数值。在低杂散模式（启用抖动）下，MOD的最小允许值为50。SDM以PFD参考速率（FPFD）计时，允许以FPFD/MOD的信道阶跃分辨率合成PLLoutput频率。

在最低噪声模式和低噪声和杂散模式（抖动关闭）下，∑-Δ调制器的量化噪声表现为分数杂散。杂散之间的间隔为FPFD/L，其中L是数字∑-Δ调制器中码序列的剩余长度。

在低杂散模式（启用抖动）下，重复长度扩展到221个周期，而不管MOD的值如何，这使得量化误差谱看起来像宽带噪声。这会使PLLoutput处的带内相位噪声降低多达10dB。因此，对于最低噪声，抖动是一个更好的选择，特别是当最终环路BW较低时，甚至可以衰减最低频率的分数杂散。

整数边界马刺

分数杂散产生的另一种机制是RF VCO频率和参考频率之间的相互作用。当这些频率与整数无关时（这是分数N合成器的点），杂散边带出现在VCO输出频谱上的偏移频率处，该偏移频率对应于参考频率和VCO频率的整数倍之间的拍频或差频。

这些杂散被环路滤波器衰减，在接近参考整数倍的信道上更为明显，其中差频可以在环路带宽内，因此被称为整数边界杂散。

参考杂散

参考杂散在分数N合成器中通常不是问题，因为参考偏移远远超出环路带宽。然而，任何绕过循环的参考馈通机制都可能导致问题。其中一种机制是低电平片上参考的馈通，通过RFIN引脚将噪声切换回VCO，导致参考杂散电平高达-90 dBc。在PCB布局中应注意确保VCOI与输入参考很好地分离，以避免电路板上可能的馈通路径。

刺稠度

当使用一些分数N合成器从频率A跳到频率B，然后再跳回来时，每次编程频率A时，杂散电平软化都不同。然而，在ADF4153中，任何特定通道上的杂散水平始终保持一致。

相位再同步

分数N PLL的输出可以稳定到相对于输入参考的MOD相位偏移中的任何一个，其中MOD是分数模。ADF4153中的相位重新同步功能可用于相对于输入参考产生一致的输出相位偏移。这在输出相位和频率很重要的应用中是必要的，例如数字波束形成。

当启用相位再同步时，内部计时器会按照以下公式给出的tSYNC间隔生成同步信号：

其中tPFD是PFD参考期。

RESYNC是寄存器R2的位DB[15…12]中编程的十进制值，可以是1到15范围内的任何整数。如果resync被编程为全零的默认值，则相位重新同步功能被禁用。

如果启用了相位重新同步，则resync_DELAY必须编程为MOD值的整数倍。RESYNC_DELAY是当负载控制（寄存器R1的位DB23）=1时，编程到寄存器R1的MOD位（DB[13…3]）的十进制值。

当编程新频率时，LE上升沿后的第二个下一个同步脉冲用于将输出相位与参考重新同步。tSYNC时间应编程为至少与最坏情况下的锁定时间一样长的值。Doingso保证相位重新同步发生在PLL稳定瞬态的最后一个周期滑动之后。

在图7所示的示例中，对于200 kHz的信道间隔，PFD参考为25 MHz，MOD=125。通过编程RESYNC=10和RESYNC_DELAY=1000，SYNC设置为400µs。

图7:相位重新同步示例

滤波器设计——ADIsimPLL

滤波器设计和分析程序可用于帮助用户实现PLL设计。访问www.analog.com/pll免费下载ADIsimPLL软件。该软件设计、仿真和分析了整个PLL频域和时域响应。允许使用各种无源和有源滤波器架构。

接合

ADF4153有一个简单的SPI®兼容串行接口，用于写入设备。CLK、DATA和LE控制数据传输。当锁存启用（LE）为高时，在SCLK的每个上升沿锁定到输入寄存器中的22位被传输到相应的锁存器。时序图见图2，寄存器真值表见图5。最大允许串行时钟速率为20 MHz。

ADuC812接口

图8显示了ADF4153和ADuC812 MicroConverter®之间的接口。由于ADuC812基于8051内核，因此该接口可以与任何基于8051的微控制器一起使用。MicroConverter设置为SPI主模式，CPHA=0。为了启动操作，将驱动LE的I/O端口设置为低电平。ADF4153的每个锁存器都需要一个24位字，这是通过将MicroConverter的三个8位字节写入设备来实现的。在写入第三个字节后，应将LE输入设置为高电平以完成传输。

图8:ADuC812到ADF4153接口

在此模式下操作时，ADuC812的最大SCLOCK速率为4 MHz。这意味着输出频率可以改变的最大速率是180kHz。

ADSP-21xx接口

图9显示了ADF4153和ADSP-21xx数字信号处理器之间的接口。如前所述，ADF4153每次锁存写入都需要一个24位串行字。使用ADSP-21xx系列实现这一点的最简单方法是使用具有交替成帧的自动缓冲传输操作模式。这提供了一种在产生中断之前传输整个串行数据块的方法。将字长设置为8位，并为每个24位字使用三个记忆位置。要对每个24位锁存器进行编程，请存储三个8位字节，启用自动缓冲模式，并写入DSP的传输寄存器。最后一个操作启动自动缓冲区传输。

图9:ADSP-21xx到ADF4153接口

芯片级封装的PCB设计指南

芯片级封装（CP-20）上的焊盘是矩形的。用于这些的印刷电路板（PCB）焊盘应比封装焊盘长度长0.1mm，比封装焊区宽度宽0.05mm。这块地应该以这块地为中心。这确保了焊点尺寸最大化。

芯片级封装的底部有一个中央热垫。PCB上的热焊盘应至少与暴露的焊盘一样大。在PCB上，热焊盘和焊盘图案的内边缘之间应至少有0.25毫米的间隙。这确保了避免短路。

热通孔可用于PCB热焊盘上，以提高封装的热性能。如果使用过孔，则应将其以1.2 mm的间距网格结合到热垫中。过孔直径应在0.3 mm至0.33 mm之间，并且过孔筒应镀上一盎司的铜以插入过孔。用户应将PDB热垫连接到AGND。

应用程序信息

GSM基站发射机的本地振荡器

图10:GSM基站发射机的本地振荡器

图10显示了ADF4153与VCO一起使用，为GSM基站发射机产生本地振荡器（LO）。

参考输入信号被施加到REFIN处的电路，在这种情况下，在50处终止Ω. 使用25 MHz参考，直接馈送到PFD。为了实现200kHz的信道间隔，需要125的模数。请注意，对于不能被2、3或6整除的模125，可以避免亚分段马刺。有关更多信息，请参阅“杂散机制”部分。

ADF4153的电荷泵输出驱动环路滤波器。电荷泵电流为ICP=5mA。ADIsimPLL用于计算环路滤波器。它的设计用于20kHz的环路带宽和45度的相位裕度。

环路滤波器输出驱动VCO，VCO又反馈到PLL合成器的RF输入。它还驱动RF输出端子。T电路配置提供50Ω VCO输出、RF输出和合成器的RFIN端子之间的匹配。在PLL系统中，了解环路何时锁定非常重要。这是通过使用来自合成器的MUXOUT信号来实现的。可以对MUXOUT引脚进行编程，以监测合成器中的各种内部信号。其中之一是锁检测信号。