40MX和42MX FPGA系列
时序特性
表28 •
A40MX02时序特性（标称5.0V操作）
（最坏情况下的商业条件，V
CC
= 4.75V ，T
J
= 70°C)
' -3 '速度
参数说明
逻辑模块传输延时
t
PD1
t
PD2
t
CO
t
GO
t
RS
单模块
双模块宏
连续时钟到Q
止动板G到Q的
触发器（锁存器）复位到Q
1.2
2.7
1.2
1.2
1.2
1.4
3.1
1.4
1.4
1.4
1.6
3.5
1.6
1.6
1.6
1.9
4.1
1.9
1.9
1.9
2.7
5.7
2.7
2.7
2.7
ns
ns
ns
ns
ns
'-2 '速度
“-1”速度
“标准”速度
“ -F ”速度
分钟。马克斯。分钟。马克斯。分钟。马克斯。分钟。马克斯。分钟。马克斯。单位
Logic Module的预测布线延迟
1
t
RD1
t
RD2
t
RD3
t
RD4
t
RD8
FO = 1路由延迟
FO = 2路由延迟
FO = 3路由延迟
FO = 4路由延迟
FO = 8路由延迟
1.3
1.8
2.3
2.9
4.9
1.5
2.1
2.7
3.3
5.7
1.7
2.4
3.0
3.7
6.5
2.0
2.8
3.6
4.4
7.6
2.8
3.9
5.0
6.1
10.6
ns
ns
ns
ns
ns
逻辑模块顺序时序
2
t
SUD
t
HD3
t
SUENA
t
HENA
t
WCLKA
t
WASYN
t
A
f
最大
触发器（锁存器）数据输入建立
触发器（锁存器）数据输入保持
触发器（锁存器）启用设置
触发器（锁存器）启用保持
触发器（锁存器）
时钟主动脉冲宽度
触发器（锁存器）
异步脉冲宽度
触发器的时钟输入周期
触发器（锁存器）时钟
频率（ FO = 128 ）
3.1
0.0
3.1
0.0
3.3
3.3
4.8
181
3.5
0.0
3.5
0.0
3.8
3.8
5.6
168
4.0
0.0
4.0
0.0
4.3
4.3
6.3
154
4.7
0.0
4.7
0.0
5.0
5.0
7.5
134
6.6
0.0
6.6
0.0
7.0
7.0
10.4
80
ns
ns
ns
ns
ns
ns
ns
兆赫
输入模块传输延迟
t
INYH
t
INYL
注意事项：
1.路由延迟对于典型设计跨最坏情况下的运行工况。这些参数应该被用于估计
器件的性能。布线后的时序分析或模拟需要确定实际性能。
2.设置时间假设3.进一步测试扇出的信息可以从定时程序来获得。
3.保持时间为DFME1A宏可以大于0毫微秒。从Designer软件使用定时器工具来检查货舱
时间这个宏。
4.延迟的基础上35pF负载。
垫到-Y高
垫到-Y低
0.7
0.6
0.8
0.7
0.9
0.8
1.1
1.0
1.5
1.3
ns
ns
1 -3 6
v6.0
ACTEL [ Actel Corporation ]
