40MX和42MX FPGA系列
PCI系统时序规范
和
列出关键的PCI时机
参数和相应的定时参数
对于MX PCI兼容的设备。
表26 •
时钟规范33 MHz的PCI
PCI模式
爱特公司提供综合的VHDL和Verilog -HDL
换一个PCI目标接口，一个PCI目标模式和
目标+ DMA主界面。请联系您的爱特销售
代表了解更多详情。
PCI
符号
t
CYC
t
高
t
低
表27 •
参数
CLK周期时间
CLK高电平时间
CLK低的时间
对于33 MHz的PCI时序参数
PCI
符号
t
VAL
t
VAL （ PTP ）
t
ON
t
关闭
t
SU
t
SU （ PTP ）
t
H
注意事项：
参数
CLK在信号有效，汇流排信号
CLK在信号有效的点至点
FL燕麦活跃
主动到浮动
输入建立时间CLK-私人冒用者必信号
输入建立时间CLK点至点
输入保持到CLK
分钟。
2
2
2
2
–
7
10, 12
2
0
马克斯。
11
12
–
28
–
–
–
分钟。
30
11
11
马克斯。
–
–
–
A42MX24
分钟。
4.0
1.9
1.9
马克斯。
–
–
–
A42MX36
分钟。
4.0
1.9
1.9
马克斯。
–
–
–
单位
ns
ns
ns
A42MX24
分钟。
2.0
2.0
2.0
–
1.5
1.5
0
马克斯。
9.0
9.0
4.0
8.3
1
–
–
–
A42MX36
分钟。
2.0
2.0
2.0
–
1.5
1.5
0
马克斯。
9.0
9.0
4.0
8.3
1
–
–
–
单位
ns
ns
ns
ns
ns
ns
ns
1. T
关闭
取决于系统。 MX PCI设备具有7.4 ns的关断时间，反射通常是额外的10纳秒。
2. REQ ＃和GNT ＃为点至点的信号，并具有比总线式信号不同的输出有效延迟和输入设置时间。
GNT ＃为10设置; REW ＃有12的设置。
v6.0
1-35
ACTEL [ Actel Corporation ]
