40MX和42MX FPGA系列
A42MX24和A42MX36器件包含D-模块，
被布置在该装置周围的周边。
D-模块包含全解码电路，提供了
快，宽输入AND功能相似，在发现
CPLD体系结构（图
在D-模块允许
A42MX24和A42MX36设备来执行宽
媲美的CPLD译码功能的速度和
的PAL 。对D-模块的输出具有一个可编程
逆变器的有源高或低的断言。对D-模块
输出被硬连接到一个输出管脚，并且也可以是
反馈到该阵列被并入其他
逻辑。
最高地址位（ RDAD5和WRAD5 ）不
使用。对SRAM块的读端口和写端口
包含独立的时钟（ RCLK和WCLK ）与
可编程极性提供高电平或低电平
实施。该SRAM块包含八个数据
输入端（WD [7： 0]） ，和八个输出（RD [7：0 ] ），它是
连接到分段垂直布线轨道。
该A42MX36双端口SRAM模块提供最佳
对于要求高速缓存的应用程序的解决方案
FIFO和LIFO队列。内ACTgen宏生成器
Actel的Designer软件提供能力迅速
设计记忆功能的SRAM块。未使用
SRAM模块可用于执行寄存器
在设计范围内的其他用户逻辑。
7输入
硬线到I / O
可编程
逆变器
反馈给数组
图1-4 •
A42MX24和A42MX36 D-模块
履行
双端口SRAM模块
该A42MX36设备包含双端口SRAM模块
已优化同步或
异步应用程序。该SRAM模块
配置在该可配置为32×8的256位的块
或64x4 。 SRAM模块可以一起级联
形成用户自定义的宽度和深度的存储空间。
在A42MX36双端口SRAM模块的框图
示于
该A42MX36 SRAM模块是真正的双端口
结构包含独立的读写端口。
每个SRAM模块包含6位读写
寻址（ RDAD [5：0 ]和WRAD [ 5：0] ，分别）为
64x4位的块。当在字节模式下配置时，
WD [7：0 ]
锁存器
[7:0]
WRAD [5：0 ]
[5:0]
锁存器
写
PORT
逻辑
SRAM模块
32 ×8或64 ×4
（ 256位）
[5:0]
读
PORT
逻辑
锁存器
读
逻辑
RDAD [5：0 ]
任
RCLK
模式
BLKEN
文
WCLK
写
逻辑
RD [7 ：0]的
路由曲目
图1-5 •
A42MX36双端口SRAM模块
v6.0
1-3
ACTEL [ Actel Corporation ]
