SX -A系列FPGA
其它建筑特色
技术
Actel的SX -A系列上实现高电压，
采用0.22双阱CMOS工艺
μ
/ 0.25
μ
设计
规则。金属对金属的反熔丝是由一
无定形硅和介电材料的组合
与阻挡金属和已编程（ “接通”状态）
25阻力
Ω
具有1.0 fF的低电容
信号阻抗。
I / O模块
为一个简化的I / O的原理图，参照图1中的
应用笔记，
每个用户的SX-的设备上的I / O可以被配置为
输入端，一个输出端，一个三态输出，或一个双向引脚。
混合I / O标准，可以为各个引脚进行设置，
虽然这是只允许具有相同的电压作为
输入。这些I / O ，并结合阵列的寄存器，可以
实现时钟至输出焊盘定时一样快， 3.8纳秒，即使
没有专用的I / O寄存器。在大多数的FPGA ， I / O
已嵌入的锁存器和触发器细胞
需要实例化的HDL代码;这是一个设计
没有并发症的SX -A FPGA中遇到的。快引脚
到针定时，以确保器件能够对接
与系统中的任何其他装置，反过来这
使系统组件的并联的设计和
降低了整体设计时间。所有未使用的I / O是
配置由Actel的设计三态输出
软件，实现最大的灵活性设计新时
板或迁移现有设计。
SX -A的I / O应该由高速推挽驱动
是当用低电阻的上拉器件的设备
配置为三态输出缓冲器。如果I / O驱动
由一个电压电平大于V
CCI
和快速的推挽
装置不使用时，高电阻的上拉的
驱动器和SX -A的I / O的内部电路可
创建一个分压器。该分压器可以拉
以下规格的输入电压为某些设备
连接到驱动器。逻辑'1'可能不正确
呈现在这种情况下。例如，如果一个漏极开路
驱动器一起使用的上拉电阻连接到5伏，以提供
逻辑“1”输入，和V
CCI
被设定为3.3 V的SX -A装置上，
该输入信号可能由SX- A输入端被拉低。
每个I / O模块具有一个可用的功率电阻
约50 kΩ的可配置I / O的
在上电期间已知状态。标称上拉和
下拉电阻值，请参考
该应用笔记
只是稍前V
CCA
达到2.5伏时，电阻
禁用的，所以I / O的将由用户逻辑来控制。看
和
为
有关可用的I / O功能的更多信息。
性能
在SX -A系列的独特建筑特色
使设备能够与内部时钟操作
350 MHz的频率，从而导致非常快的执行
甚至复杂的逻辑功能。在SX -A系列是一个
在其整合的最佳平台
以前的功能包含在多种复杂
可编程逻辑器件（CPLD ） 。此外，设计
那以前需要一个门阵列，以满足
性能目标可以被集成到一个SX-的装置
在成本和时间到市场显着改善。
采用时序驱动布局布线工具，设计人员可以
实现高确定性的器件性能。
用户安全
逆向工程是几乎不可能的SX -A
因为它是非常难以区分设备
编程和未编程的反熔丝之间。在
另外，由于SX- A是一个非易失性，单芯片解决方案，
没有配置比特流进行拦截的装置
电。
Actel的FuseLock优势确保未经授权的
用户将不能够读回的内容
Actel的反熔丝FPGA 。除了固有的
该架构的优势，特别安全熔丝
防止内部探测和覆盖隐藏
整个装置的结构。它们存在于
他们不能被访问或跳过不
销毁访问设备的其余部分，使得两个
侵入性和更微妙的非侵入性的攻击无效
针对Actel的反熔丝FPGA中。
寻找这个符号，以确保您的宝贵的IP是安全的
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图1-11 •
FuseLock
欲了解更多信息，请参阅Actel的
应用笔记。
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1-7
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