SX -A系列FPGA
时钟资源
Actel的高驱动路由结构提供三个时钟
网络（表
第一时钟，称为HCLK ，是
从HCLK缓冲硬连接到时钟选择
多路转换器（MUX）中的每一个R -细胞。 HCLK不能
连接到组合逻辑。这提供了快速
传播路径的时钟信号。如果不使用，这
引脚必须设置为低或高的主板。它不能
悬空。
描述了时钟电路
用于恒定负载HCLK和宏
支持。
HCLK不起作用，直到第四个时钟周期的每个
时间的装置上电时，防止误输出
由于任何可能的慢的上电复位信号电平与
快速启动时钟电路。从第一启动HCLK
周期， TRST管脚必须在设计保留
软件和引脚必须连接到GND在电路板上。
两个额外的时钟（ CLKA ， CLKB ）是全球钟表的
可以从外部引脚或内部逻辑采购
在SX -A器件内的信号。 CLKA和CLKB可能
连接顺序的细胞或组合逻辑。如果
CLKA或CLKB引脚不使用或信号源，
必须将这些引脚设置为低电平或高电平在黑板上。他们
绝不能悬空。
介绍CLKA
表1-1 •
SX -A时钟资源
A54SX08A
路由时钟（ CLKA ， CLKB ）
硬连线时钟（ HCLK ）
象限时钟（ QCLKA ， QCLKB ， QCLKC ， QCLKD ）
2
1
0
A54SX16A
2
1
0
A54SX32A
2
1
0
A54SX72A
2
1
4
和CLKB电路中使用的宏支持SX -A
设备除A54SX72A的。
此外， A54SX72A设备提供了四个
象限时钟（ QCLKA ， QCLKB ， QCLKC和QCLKD-
对应左下，右下，左上，
并在模具上，右上位置分别），其
可以从外部引脚或内部逻辑采购
在装置内的信号。所有这些时钟可以
个别地开车到芯片的整个象限，
或者可以将它们组合在一起，以驱动多个
象限（图
QCLK引脚都可以
功能为用户I / O引脚。如果不使用，该QCLK销
必须连接低或高的主板，并且不能
悬空。
有关如何使用时钟象限的更多信息
该A54SX72A设备，指的是
和
应用笔记。
该CLKA ， CLKB和QCLK为A54SX72A以及电路
作为支持宏示于
需要注意的是双向时钟缓冲器只
提供A54SX72A 。欲了解更多信息，请参阅
该
恒载荷
时钟网络
HCLKBUF
图1-7 •
SX -A HCLK时钟缓冲器
时钟网络
从内在逻辑
CLKBUF
CLKBUFI
CLKINT
CLKINTI
图1-8 •
SX -A路由的时钟缓冲器
v5.3
1-5
ACTEL [ Actel Corporation ]
