APA450-FG1152I 参数 Datasheet PDF下载

型号：	APA450-FG1152I
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内容描述：	的ProASIC闪存系列FPGA [ProASIC Flash Family FPGAs]
分类和应用：	闪存
文件页数/大小：	178 页 / 5078 K
品牌：	ACTEL [ Actel Corporation ]

的ProASIC

PLUS

闪存系列FPGA

嵌入式内存规格

本节讨论的ProASIC

PLUS

SRAM /嵌入式FIFO

存储器和它的接口信号，包括定时

该显示的信号的关系，因为它们示

涉及单个嵌入式存储器块（表

2-51).

表2-13 2-21页

显示基本的SRAM和FIFO

配置。同时读取和写入相同的

位置必须格外小心。在这样的访问DI

总线输出到DO的总线。参阅

的ProASIC

PLUS

RAM和FIFO模块

应用指南以获取更多

信息。

•

"Asynchronous SRAM读取， RDB Controlled"

2-58页的第

"Synchronous SRAM Write"

嵌入式内存规格

封闭的时序图-SRAM模式：

•

"Synchronous SRAM读取，访问定时输出

频闪（同步透明） "节

2-55页

"Synchronous SRAM读取，管道模式输出

（同步流水线） "第2-56页

2-57页"Asynchronous SRAM Write"节

"Asynchronous SRAM读取，地址控制，

RDB = 0"第2-58页

•

同步透明和之间的差

管道模式是所有的输出信号的时序

从存储器。在透明模式下，输出将

在相同的时钟周期改变，以反映数据

通过向所述存储器中的当前有效的访问请求。如果

时钟周期很短（高时钟速度），则数据

需要大部分的时钟周期的改变，以有效的值

（稳定的信号）。此数据在同一时钟脉冲处理

周期几乎是不可能的。大多数设计师在添加寄存器

所述存储器的所有输出推数据处理

到下一个时钟周期。一个完整的时钟周期可再

被用于处理该数据。为了简化使用这种

内存

安装，

适宜

有

一直

实现为存储器的一部分原始和是

可在同步流水线模式的用户。

在这种模式下，输出信号将后不久发生变化

第二个上升沿，下面的开始

读访问。

表2-51 •

内存块SRAM接口信号

SRAM信号

WCLKS

RCLKS

RADDR [0：7 ]

RBLKB

RDB

WADDR [0：7 ]

WBLKB

DI [ 0 ： 8 ]

WRB

DO [ 0 ： 8 ]

RPE

WPE

PARODD

位

IN / OUT

OUT

描述

写上写端同步使用的时钟

阅读用在同步上读取端时钟

阅读地址

真正的读块选择（低电平有效）

真正的读脉冲（低电平有效）

写地址

写块选择（低电平有效）

输入数据的位[ 0： 8]，[ 8] ，可用于校验在

负的真实写脉冲

输出数据的位[ 0： 8]，[ 8]可以停止用于奇偶校验

阅读奇偶校验错误（高电平有效）

写入奇偶校验错误（高电平有效）

选择奇校验代/时高时低的检测，甚至

注意：

未示出的所有信号被用于在所有模式。

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v5.9

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