的eX系列FPGA
时钟资源
EX的高驱动路由结构提供三个时钟
网络。第一时钟，称为HCLK ，是从硬连线
在HCLK缓冲时钟选择MUX每个R-细胞。
HCLK不能被连接到组合逻辑。这
提供了一种快速传播路径的时钟信号，
使3.9 ns的时钟到输出（焊盘到焊盘）
防爆设备的性能。硬接线时钟是
调谐，以提供小于0.1纳秒最坏的时钟歪斜
情况。如果不使用，该HCLK引脚必须连接低或高
，不能悬空。
描述
用于恒定负载HCLK时钟电路。
HCLK不起作用，直到第四个时钟周期的每个
时间的装置上电时，防止误输出
由于任何可能的慢的上电复位信号电平与
快速启动时钟电路。从第一启动HCLK
周期， TRST管脚必须在设计保留
软件和引脚必须连接到GND在电路板上。
（见
"TRST ， I / O边界扫描复位Pin" 1页
26).
剩下的两个时钟（ CLKA ， CLKB ）是全球性的路由
可从外部引脚或将时钟源网络
从内部逻辑信号（通过CLKINT路由时钟
缓冲区）防爆装置内。 CLKA和CLKB可能
连接顺序的细胞或组合逻辑。如果
CLKA或CLKB从内部逻辑信号源时，
外部时钟引脚不能用于任何其他输入
而且必须绑低或高，不得上浮。
介绍了防爆用的CLKA和CLKB电路
设备。
描述了可能的连接
路由时钟网络， CLKA和CLKB 。
未使用的时钟引脚不能悬空，必须
绑高或低。
恒载荷
时钟网络
HCLKBUF
图1-5 •
的eX HCLK时钟垫
时钟网络
从内在逻辑
CLKBUF
CLKBUFI
CLKINT
CLKINTI
图1-6 •
的eX路由时钟缓冲器
表1-1 •
路由时钟网络， CLKA的连接
和CLKB
模块
C-细胞
R-细胞
I / O单元
引脚
A0，A1， B0和B1
CLKA ， CLKB ， S0，S1， PSET ，和CLR
EN
1 -4
v4.3
ACTEL [ Actel Corporation ]
