RTSX -SU RadTolerant的FPGA （ UMC ）
环球资源
Actel的高驱动路由结构提供三个时钟
网络：硬连线时钟（ HCLK ） ，路由时钟（ CLKA ，
CLKB ）和象限时钟（ QCLKA ， QCLKB ， QCLKC ，
QCLKD ）（表
表1-1 •
RTSX -SU全球资源
RTSX32SU
路由时钟（ CLKA ， CLKB ）
硬连线时钟（ HCLK ）
象限时钟（ QCLKA ，
QCLKB ， QCLKC ， QCLKD ）
2
1
0
RTSX72SU
2
1
4
第一时钟，称为HCLK ，从HCLK硬连线
缓冲液中，每个R -细胞时钟选择MUX 。 HCLK
不能被连接到组合逻辑。这
提供了一种快速传播路径的时钟信号，
启用
该
9.5纳秒
时钟到输出
（垫到PAD ）
在RTSX -SU器件的性能。
第二种类型的时钟，时钟布线（ CLKA ， CLKB ） ，是
这可以从外部来源全局时钟
销或在装置内的内部逻辑信号。 CLKA和
CLKB可以连接到连续的细胞（ R-细胞） ，或
组合逻辑（ C细胞） 。
时钟的最后一个类型，象限时钟，只在发现
该RTSX72SU 。类似于路由时钟，四个
象限时钟（ QCLKA ， QCLKB ， QCLKC ， QCLKD ）可
从外部引脚或内部逻辑信号源
内的设备。每个这些时钟可以单独
开车到四分之一的芯片，或者它们可以被分组
同时驱动多个象限。
Actel的Designer软件是一个布局和布线工具和
提供了一套全面的后台支持工具
对于FPGA开发。设计软件包括
时序驱动布局布线，以及世界级的
综合静态时序分析和约束编辑器。
与设计的软件，用户可以选择并锁定
封装引脚，而只有最低限度地影响结果
的布局和路线。此外，该回注
流与所有主要的仿真和兼容
仿真结果可以交叉探测与硅
探险家型II ， Actel的集成验证和逻辑
分析工具。其他工具包括在设计
软件是核心的SmartGen发生器，它很容易
创造流行和常用的逻辑功能
落实到你的原理图或HDL设计。
Actel的Designer软件是最兼容
从流行的FPGA设计输入和验证工具
企业如Mentor Graphics公司， Synplicity公司，
Synopsys®和Cadence设计系统。设计师
软件可用于Windows和UNIX
操作系统。
程序设计
编程支持通过Actel的硅提供
雕塑家二，单一站点的程序员通过PC机驱动
基于GUI。工厂编程可用。
低成本原型制作解决方案
由于辐射的增强的辐射特性
原型设计中不需要宽容的设备
在设计阶段， Actel已开发出样机
对于RTSX -SU解决方案，利用商业SX -A
设备。该原型制作解决方案由两部分组成：
•
一个证据充分的设计流程，使
客户为目标的RTSX -SU设计到
相当于商业的SX -A器件
无论是引脚兼容的软件包或原型
插座，以适应商业SX -A包的
RTSX -SU封装脚印
设计环境
该RTSX -SU RadTolerant系列FPGA是完全
双方Actel的Libero®集成设计支持
环境（ IDE）和FPGA设计开发
软件。 Actel公司的Libero IDE是一个设计管理
环境，无缝集成的设计工具，而
通过设计流程引导用户，管理所有
设计和日志文件，并通过必要的设计数据
其中工具。此外，的Libero IDE允许用户
集成原理图和HDL综合成一个单一的
流和验证整个设计在单个
环境。的Libero IDE包括Synplify®针对Actel
从Synplicity® ， ViewDraw针对Actel的导师
图形的ModelSim ™ HDL模拟器由导师
Graphics® ， WaveFormer精简版™从SynaptiCAD公司™ ，和
Designer软件从Actel的。参阅
的Libero IDE
溢流
（位于Actel的网站）为图更多
信息。
•
这种方法为使用者提供了具有成本效益的
溶液，同时保持短的时间内进入市场
与Actel的FPGA相关的。请参阅该应用程序
记
FPGA
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v2.2
1-5
ACTEL [ Actel Corporation ]
