数据表
1999年6月
ORCA
系列3C和3T的FPGA
销完全是任意的，但使用一个销就是近
该装置的一个边缘的中心将提供低
共青歪斜系统时钟网络。引脚到引脚的时序
在时序特性部分数字假定
时钟引脚是在太平洋岛国之一的中心
该设备旁的任何一方
ExpressCLK
垫。为
对于给定的时钟引脚，实际使用时间特性
从时序分析结果
ORCA
代工。
要选择后续的时钟引脚，一定的规则应该
遵循。如在可编程输入讨论/
输出部分单元格，图片分为相邻
对。这些对的包含8个I / O ，而只
八我的一个/ O的一个PIC对可以直接发送
到系统时钟的脊柱。因此，要实现上面
性能，所选择的下一个时钟输入不应该
先前用于从一个PIC的一对销中的一个
时钟输入。如果有必要具有一个第二输入端在
同样的PIC对航线上的全球系统时钟rout-
荷兰国际集团，该输入可以用被路由到一个自由时钟棘
PIC的开关段（ PSW ）连接到
时钟脊椎网络在一些小的牺牲速度。
可替换地，如果二次的全球分布
时钟不是必需的，该信号可以被路由上长
线（ xL的），并输入到PFU的时钟输入而不
使用时钟脊椎。
用于选择时钟引脚另一个规则必须做的
交替的时钟脊柱连接的性质，对XL
和PXL路由段。起始于左侧
该装置中，从顶部的第一垂直时钟棘
连接HXL [0] （水平xL的[0]） ，并且所述第一垂直
从底部校准时钟脊柱连接HXL [5]中的所有
PLC行。从顶部的下一个垂直时钟棘
连接HXL [1]，并且从底部的下一个
连接HXL [6] 。这个进程继续在
该装置和脊柱后连接HXL [9]，在
接下来脊柱连接到HXL [ 0 ]了。类似的连接
系统蒸发散是由水平时钟刺向VXL （ ver-
蒂卡尔xL的）从顶部到该装置的底部行。
因为
ORCA
系列3只时钟布线
需要每隔一行或同事在使用XL系列
UMN ，即使两个输入所选择的PLC 20分开
同样的XL系列不会发生冲突，但它始终是更好地
请尽量避免这些选择。快时钟刺
在interquad路由区域也连接到XL [ 8 ]
和xL的[9]对每一套xL的线，所以最好避免
用户I / O连接到xL的[8]或xL的[9]时，快速
时钟用于可能会共享这些连接的一个
系统蒸发散。另一个原因使用快时钟是刺
既然他们只使用了xL的[9 ： 8 ]行，他们不会
内部数据总线通常使用冲突
xL的[7：0 ] 。有关时钟选择的详细信息，请参阅
在时钟分配中的应用说明
ORCA
系列
3设备。
时钟分配网络
（续）
ExpressCLK输入
有四个专用
ExpressCLK
每个垫
系列3的设备：一个在每个边的中间。两
其他用户I / O焊盘，也可以用作角落
ExpressCLK
输入端，一个在左下角，和
一个在右上角。角落
ExpressCLK
垫喂
ExpressCLK
到阵列的两侧
这是相邻的那个角落，总是驱动
相同的信号在两个方向上。该
ExpressCLK
路线
从中间衬垫和从角垫associ-
ated与该侧被复用，并且可以是glitch-
以无级停止/在用户控制下开始使用
STOPCLK
该CLKCNTRL功能块的功能
上侧（下特殊的功能块描述） 。
该
ExpressCLK
可编程时钟输出
管理器（PCM ）被可编程地连接到相应
NER
ExpressCLK
路线。
PCM
块被发现在
同样的角落，角落
ExpressCLK
信号
在特殊功能块部分进行了描述。
该
ExpressCLK
结构示于图34 （PCM
块未示出） 。
CLKCNTRL
块
EXPRESSCLK PADS
FAST CLO CKS
EXPRESSCLKS TO PIO s
5-5802(F)
注：所有复用器配置时设置。
图34. ExpressCLK和快速时钟分配
选择时钟输入引脚
上的任何用户I / O引脚
ORCA
FPGA可被用作
速度快，低偏移系统时钟输入。由于四个德迪
cated
ExpressCLK
输入可以仅用于分发
全球信号进入FPGA ，这些引脚应
首先选定为时钟引脚。内interquad区
该装置中，这些时钟源来自
ExpressCLK
输入被称为快速时钟。选择下一个时钟
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AGERE [ AGERE SYSTEMS ]
