数据表
1999年6月
ORCA
系列3C和3T的FPGA
CON连接的配置中，在FPGA的DONE禁用高
串行ROM 。
串行ROM中还可以通过级联支持CON组
多个FPGA或组fi guration加载单个FPGA
当CON组fi guration数据需求超过
一个串行ROM的容量。后从最后位
的网络连接第一个串行ROM被读出时，串行ROM输出
首席执行官
低和3-状态的数据输出。下一个串行
ROM承认在低
CE
输入和输出CON-
在数据输出组fi guration数据。后CON组fi guration
完成后， FPGA的DONE输出到
CE
禁用
串行ROM中。
该FPGA /串行ROM接口没有在应用程序中使用
系统蒸发散在串行ROM存储多个CON连接gura-
化方案。在这些应用中，下
CON组fi guration程序被加载存储在
随后的最后地址为previ- ROM的位置
组织单位CON组fi guration程序。其原因在界面
图55将不会在本申请中的工作是，在低
在输出
INIT
信号将复位串行ROM
地址指针，从而导致网络连接第一个CON组fi guration是
重新加载。
在一些应用中，可以存在争用的
FPGA的DIN引脚。在CON连接配置中， DIN接收
CON组fi guration数据，并经过CON连接配置中，它是一个用户
I / O 。如果有竞争，早订在启动
（在选定
ORCA
代工）可以解决该问题。
一个替代方案是使用
最不发达国家
驱动串行ROM的
CE
引脚。为了降低噪声，所以一般最好
在1.25 MHz的运行主串行CON组fi guration （ M3引脚
绑高），而不是10兆赫，如果可能的话。
FPGA CON组fi guration模式
（续）
主串行模式
在主串行模式下，FPGA加载CON连接gu-
从外部串行ROM配给数据。该CON连接gura-
化数据要么是在启动时或在自动加载
a
PRGM
命令重新配置。该ATT1700A
系列的串行PROM的可用于配置
FPGA在主串行模式。这提供了一个SIM-
PLE 4针接口，在一个紧凑的封装。
在主串行模式CON组fi guration可以做
上电和/或在一个反面连接gure命令。该系
TEM或FPGA必须激活串行ROM的
RESET
/ OE和
CE
输入。在上电时， FPGA和
串行ROM均含有内部上电复位税务局局长
cuitry ，使FPGA成为CON组fi gured无
该系统提供外部信号。上电
复位电路使串行ROM的内部地址
指针被复位。上电后， FPGA automati-
进入美云的初始化阶段。
所使用的串行ROM / FPGA接口依赖于这样的
因素，如系统复位脉冲的可用性，可用
智能主机产生一个反面连接gure能力
命令，无论是单一的串行ROM使用或mul-
tiple串行ROM的级联，是否连续
ROM中包含一个或多个CON组fi guration亲
克由于不同系统的要求，等等。
和能力，单个FPGA /串行ROM接口
一般不适合于所有的应用程序。
数据从串行读出顺序在FPGA
只读存储器。从串行ROM中的数据的器件的输出
连接的直接到FPGA的DIN输入。该
从FPGA输出的CCLK连接到CLK
串行ROM的输入。在CON组fi guration亲
塞斯， CCLK钟表上的每个上升沿一个数据位。
由于数据和时钟都直接连接时，所述
FPGA /串行ROM设计任务是利用该系统或
FPGA中，以使
RESET
/ OE和
CE
串行的
ROM （多个） 。有几种方法用于使
串行ROM的
RESET
/ OE和
CE
输入。串行
ROM的
RESET
/ OE是可编程的，与功能
RESET高电平有效
OE
低电平有效或
RESET
主动 -
低， OE为高电平有效。
在图55中，串行ROM的级联配置
多个菊花链的FPGA。主机生成
500 ns的低电平脉冲到FPGA中的
PRGM
输入。该
FPGA的
INIT
输入端被连接到串行ROM中'
RESET
/ OE输入，它已被编程为
与功能
RESET
低电平有效， OE为高电平有效。
完成了FPGA被路由到
CE
引脚。在低
DONE使串行ROM中。在完成
朗讯科技公司
数据
CLK
DIN
CCLK
DOUT
TO菊花
CHAINED
器件
ATT1700A
CE
RESET / OE
首席执行官
DONE
INIT
数据
CLK
ORCA
系列
FPGA
PRGM
ATT1700A
CE
RESET / OE
首席执行官
更多
串行ROM的
根据需要
M2
M1
M0
节目
5-4456.1(F)
图55.主串行配置示意图
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