数据表
1999年6月
ORCA
系列3C和3T的FPGA
5 V容限I / O
在OR3Txxx系列器件的I / O允许在互连
nection到两个3.3 V和5 V设备（可选上
每个引脚的基础上） 。
选项
只有TTL ， OR3Cxx
CMOS ， OR3Cxx或OR3Txxx
3.3 V PCI兼容， OR3Txxx
5 V PCI兼容， OR3Txxx
速度快，延迟
上拉，下拉，无
锁存器， FF ，快速零保持FF ，
无（直接输入）
倒，倒相
输入1，输入2 ，时钟输入
选项
12毫安/ 6 mA或6毫安/ 3毫安
正常，快开漏
速度快， Slewlim ， Sinklim
FF直出，一般路由
高电平，低电平有效
高电平，低电平有效（ 3态）
ExpressCLK ，
系统时钟
倒，倒相
请参阅表10 。
选项
高电平，低电平有效，
始终启用
高电平，低电平有效，
无本地复位
同步，异步
行政长官在LSR ， LSR过CE
启用GSR ， GSR禁用
该OR3Txxx设备将驱动引脚的3.3 V列弗
当输出缓冲器被使能埃尔斯。如果有其它
设备驱动的OR3Txxx设备具有与TTL
兼容的输入，那么该设备将无法消散
多输入缓冲器供电。这是因为， OR3Txxx
输出被驱动到一个更高的水平比TTL电
等级要求。如果其它设备有一个CMOS相容
IBLE输入，输入缓冲区的功率量也将
小。这两个功率值取决于
另外，当装置的输入缓冲器的特性
在OR3Txxx输出缓冲的电压电平驱动。
该OR3Txxx器件具有可编程的内部上拉
UPS上的I / O缓冲区。这些上拉电压
始终参考V
DD
并且总是足以
拉OR3Txxx装置的输入缓冲器的一个高
状态。在OR3Txxx设备上的引脚将在一定水平
1.0 V低于V
DD
（最小的2.0V，以最小
V
DD
为3.0V ） 。此电压足以拉动克斯特
最终销至3.3 V CMOS高输入电平（ 1.8 V ，分）
或TTL高输入电平（ 2.0 V时，分）在一个可承受5V电压
系统。因此，在使用5 V 5 V宽容系统
CMOS器件，必须小心，以评估使用
这些上拉电阻拉OR3Txxx器件的引脚来
一个典型的5 V CMOS高输入电平（ 2.2 V时，分） 。
可编程输入/输出单元格
（续）
表9. PIO选项
输入
输入电平
输入速度
float值
注册模式
时钟感
输入选择
产量
输出驱动器
当前
输出功能
输出速度
输出源
输出检测
三态感
FF时钟
时钟感
逻辑的选项
I / O控制
时钟使能
置位/复位电平
置位/复位类型
置位/复位优先
GSR控制
符合PCI I / O
在OR3Txxx系列器件的I / O允许并发症
ANCE PCI本地总线（ 2.2版）， 5 V和3.3 V显
naling环境。所使用的信令环境
每个输入缓冲器可在每个针的基础上选择的。
选择提供合适的I / O钳位
二极管PCI合规性。选择一个输入IBT
缓冲区将提供PCI合规OR3Txxx设备。
OR3Cxx设备具有PCI局部总线兼容I / O用于
5 V信号。
朗讯科技公司
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