OR3TP12 参数 Datasheet PDF下载

型号：	OR3TP12
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内容描述：	现场可编程系统芯片（ FPSC ）嵌入式主机/目标PCI接口 [Field-Programmable System Chip (FPSC) Embedded Master/Target PCI Interface]
分类和应用：	PC
文件页数/大小：	128 页 / 2358 K
品牌：	AGERE [ AGERE SYSTEMS ]

数据表

2000年3月

ORCA

OR3TP12 FPSC

嵌入式主机/目标PCI接口

PCI总线的核心亮点

（续）

工作在PCI总线速度高达66 MHz的。

包括硕士两个独立的控制器

和目标。

达到/超过了所有要求

PICMG

热

交换友情硅，全部热插拔模式，每

CompactPCI的

热插拔规范，

PICMG

2.1

R1.0.

PCI SIG热插拔（ R1.0 ）兼容。

四个内部FIFO缓冲区单独的两个方向

：法师和目标接口两种

- 两个法师的FIFO是64位宽32位

深。

- 这两个目标的FIFO是64位宽为16位

深。

能无等待状态，全爆PCI的传输

任一方向，无论是硕士还是目标上的接口

脸上。双32位数据路径延伸到FPGA

逻辑，允许全带宽，双向同步

高达264兆字节/秒方面的资料传输成为可持

tained下去。

可以被配置成提供任意两个32位总线

（每个方向一个）之间进行复

法师和目标，或四个独立的16位总线。

提供了PCI总线的多核心硬件选件

这是FPGA逻辑配置时设置。

内的PCI 5伏的规定操作和

3.3 V信号环境中，允许同一

在5伏或3.3伏的PCI系统中使用的设备。

FPGA是通过PCI接口，可重新配置的组态

配给空间（以及常规），允许

FPGA是现场升级，以满足后期破

新兴协议的要求。

法师：

- 生成以外的所有定义的命令代码

中断响应及特殊周期。

- 能够作为系统的配置

通过与主逻辑启动了代理功能。

- 提供多个选项，以增加PCI总线

带宽。

目标：

- 法律来响应大多数命令代码：跨

中断承认，特殊周期，并保留

命令忽略;存储器读和多重

行处理，内存读取;内存写入和

无效的内存写入操作。

- 实现目标中止，断开连接，重试，和

等待周期。

- 处理延迟交易。

- 处理速度快背到后端的交易。

- 支持可编程延时定时器控制。

- 处理等待状态的方法是可编程的，

允许定制到不同的目标数据访问

潜伏期。

- 解码以中等速度。

支持双地址周期（既作为主站和

目标）。

支持六种基地址寄存器（BAR ），如

无论是内存（ 32位或64位）或I / O 。任何法律

页面大小可以为每个被独立地指定

FPGA配置过程中吧。

提供灵活的时钟控制功能与FPGA

时钟与PCI总线时钟或其他地方采购。

FIFO接口缓冲区异步时钟域

PCI接口和基于FPGA的逻辑之间。

PCI接口时序：达到或超过33兆赫，

50 MHz和66 MHz的PCI要求。

参数

33兆赫

11.0纳秒

7.0纳秒

10.0纳秒

2.0纳秒

30.0纳秒

50兆赫

7.5纳秒

4.5纳秒

6.5纳秒

1.5纳秒

20.0纳秒

66兆赫

6.0纳秒

3.0纳秒

5.0纳秒

1.0纳秒

15.0纳秒

器件时钟= >出来

设备安装时间

董事会道具。延迟

主板时钟偏移

总预算

标准的256字节的PCI配置空间：

- 类代码，修改ID 。

- 延迟定时器。

- 高速缓存行大小。

- 子系统ID 。

- 子系统供应商ID 。

- 最大等待时间，最小的补助。

- 断线。

- 热插拔/热插拔功能。

CompactPCI的

和

PICMG

被登记在PCI的商标

工业计算机制造商组织。

朗讯科技公司

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