数据表
2001年8月
ORCA
ORT8850 FPSC
八通道x 850 Mb / s的背板收发器
羊羔和未注册。
该系列4个I / O逻辑得到了增强，包括
模式为高速上行链路和下行链路的能力。
这些模式是通过移位寄存器支持
逻辑，分上下传入的数据传输速率或多
帘布层向上出射的数据速率。这个新的逻辑块也
支持高速的DDR模式的需求在哪里
数据移入和移出我的两个/ O缓冲器
在时钟的边缘。
新的可编程I / O单元允许设计师
选择I / O的满足了许多新的通信标
dards允许设备直接挂接无
任何外部的接口转换。它们支持传统
tional FPGA的标准，以及高速，单
结束，和差分对信号（如图
环体系结构，设计可以利用来实现
3.3 V ， 2.5 V ， 1.8 V和1.5 V参考的输出电平。
描述
（续）
该SLIC是由PLC的布线资源连接
并从PFU的输出。它包含8个3-
状态时，双向缓冲器，并且逻辑执行到一
10位AND函数，用于解码，或与或与
可选的反转执行
PAL-样
功能。 3-
在SLIC状态，司机和他们的直接连接
从PFU输出进行快速，真实，三态总线
可在FPGA内，减少了所需的路由
并允许现实世界的系统性能。
可编程I / O
该系列4 PIO地址的灵活性的需求
相容性选择的I / O ，以满足系统的接口要求一
求。 I / O可以以同样的方式被编程
如在前面的
ORCA
设备，与追加新
该功能允许用户灵活地选择
支持高速接口，新的I / O类型。
每个PIO包含四个可编程的I / O焊盘，并
通过一个公共接口块的接口
FPGA阵列。该条例被分成两对I / O垫
每一对有独立的时钟使能，当地
置位/复位，以及全球置位/复位。在输入侧，每
PIO含有一个可编程锁存器/触发器哪
能够从任何填充数据的速度非常快闭锁。该
组合提供了非常低的设置要求
和零持有时间的信号来在芯片上。它可能
也可用于解复用一个输入信号，如一个
复用的地址/数据信号，并注册了显
的NAL没有明确构建一个解复用器带
PFU 。
每个PIO，从输出的输出侧
PLC的阵列可以被路由到每个输出的触发器，并
逻辑可以与每个I / O垫相关联。输出
每个垫相关的逻辑允许复用
的输出信号和两个输出等功能显
良。
输出的FF ，结合输出信号的多
路复用，对于注册地址是特别有用的
信号与数据进行复用，从而允许一个完整时钟
周期的数据传播到输出端。在输出
把缓冲器信号可以被反向，并且三态CON-
控制可以由高电平，低电平有效，或总是
启用。此外，该三态信号可以是寄存器
路由
该系列4架构设计师用手工的丰富的布线资源
tecture组织路由信号单独或
公交车与相关控制信号。本地和格洛
BAL信号采用高速缓冲和无缓冲
路线。一个PLC分段（ X1 ） ，六PLC分割
（ 5233 ） ，以及汇流排半片（ XHL ）航线图案
一起为客户提供高连接性与快速软件
路由倍和高速系统的性能。
八完全分布式的主时钟布线上
低偏移，高速的分销网络，可能是
从专用的I / O焊盘，锁相环，或PLC来源
逻辑。中学和边缘路由时钟可用于
为快速区域时钟或控制信号路由
内部区域和设备的边缘。辅助时钟
路由可以从任何I / O引脚，锁相环进行采购，或
PLC逻辑。
改进后的布线资源提供了很大的灵活性
移动的信号，并从逻辑核心。这FL exibil-
性转化为路由改进能力
在所要求的速度的设计，当I / O信号
已被锁定到特定的引脚。
杰尔系统公司
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AGERE [ AGERE SYSTEMS ]
