数据表
2001年8月
ORCA
ORT8850 FPSC
八通道x 850 Mb / s的背板收发器
FPGA的可编程特性
s
高性能平台设计：
- 0.13微米7级金属技术。
- 对>250 MHz的内部性能。
- 超过600K可用系统门。
- 满足多种I / O接口标准。
- 1.5 V工作电压（不超过30 ％的功率比1.8 V能操作
通报BULLETIN ）转化为更高的性能。
传统的I / O选项：
- LVTTL和LVCMOS （ 3.3 V ， 2.5 V和1.8 V ）I /
OS 。
- 每引脚可选的I / O钳位二极管提供
3.3 V PCI合规性。
- 独立的可编程驱动能力：
24毫安片/ 12 mA输出， 12毫安水槽/ 6毫安
来源或6毫安片/ 3 mA输出。
- 支持（快速压摆限制）两个转换率。
- 快速捕捉输入锁存器和输入IP- FL佛罗里达州运
（ FF ） /锁存器的输入减少安装时间和零
保持时间。
- 快速开漏驱动能力。
- 此功能可注册三态使能信号。
- 关片内时钟的驱动能力。
- 在输出路径中的两个输入函数发生器。
新的可编程高速I / O ：
- 单端： GTL ， GTL + ， PECL ， SSTL3 / 2
（ I类& Ⅱ） ，HSTL （I类，III，IV ） ， ZBT ，并
DDR 。
- 双端： LVDS ，汇流排-LVDS ， LVPECL 。
- LVDS包括可选的片上端接电阻
每个I / O和片内基准电压产生。
- 用户定义：能够任意取代
标准单元的I / O ，以满足快速移动的标准。
新的能力（德）多路I / O信号：
- 新的DDR的输入和输出速率高达
133兆赫（ 266兆赫效率） 。
- 新的2倍和4倍的下行链路和上行链路的能力每
I / O （即50 MHz内置200MHz的I / O） 。
s
双端口。创建大，速度快的RAM / ROM块
（128 ×8中仅8 PFU就能）使用SLIC
解码器，银行的驱动程序。
- 软有线的LUT （ SWL ）允许了快级联
三个层次的LUT逻辑在单一的PFU
通过快速的内部路由，从而降低rout-
荷兰国际集团拥堵并提高速度。
- 从布线灵活快速访问PFU投入。
- 快速进位逻辑和路由到所有四个相邻
PFU就能完成半字节，字节宽，或更长的时间arith-
metic功能，具有注册PFU的选项
进位输出。
s
丰富的高速缓冲和无缓冲rout-
荷兰国际集团资源提供了2倍的平均速度improve-
ments比以前的架构。
分层路由的本地和格洛优化
BAL路由专用布线资源。这
导致更快的路由倍，预测和
外汇基金fi cient性能。
SLIC提供八个3- statable缓冲器，最多10位
译码器，以及
PAL
®
样和有或倒置（AOI）中的每个
可编程逻辑单元。
改进的内置时钟管理与双输出
可编程锁相环（ PPLLs ）提供
最佳的时钟修改和调理
相位，频率和占空比从20 MHz到
416兆赫。
新的200 MHz的嵌入式四端口RAM模块，
两个读端口，两个写入端口，以及两组字节的
车道启用。每个嵌入式RAM块可以
CON组fi gured如下：
- 一512 ×18 （四口，两个读/写2 ）
可选配内置仲裁。
- 一256× 36（双端口，一个读/写1 ） 。
- 一1K ×9 （双端口，一个读/写1 ） 。
- 两512× 9 （双端口，一个读/写1为
每一个） 。
- 两个RAM文字的任意数
总和为512或更小18 （双端口，一个读/ 1
写） 。
- 支持加盟RAM块。
- 两个16× 8位的内容可寻址存储器
（ CAM ）的支持。
- FIFO 512 ×18 ， 256× 36 ， 1K ×9 ，或双512× 9 。
- 常量的乘法（8× 16或16 ×8） 。
- 双变量乘（ 8×8） 。
嵌入式32位的内部系统总线加4位杆
性互连FPGA逻辑，微处理器接口
面（ MPI ） ，嵌入式RAM块，嵌入式
100 MHz的总线per-背板收发器模块
性能。包含有内置的系统注册了
用作控制和状态中心的设备。
5
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增强的双四核可编程功能单元
（ PFU ） ：
- 每PFU的8个×16位的查找表（LUT） 。
- 每个PFU玖用户寄存器，一个在每次
LUT ，并组织允许两个半采取行动
独立，加上一个额外的运算操作
系统蒸发散。
- 在每个新PFU控制寄存器有两个不知疲倦
悬垂可编程时钟，时钟使能，
本地设置/重置，和数据选择。
- 新的LUT结构允许灵活的组合
LUT4 ， LUT5 ，新LUT6 ， 4
→
1 MUX ，新
8
→
1 MUX和纹波模式运算功能
在相同的PFU 。
- 每PFU 32 ×4的RAM ，CON连接可配置为单或
杰尔系统公司
s
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AGERE [ AGERE SYSTEMS ]
