版本1.15 - 二零零七年八月三十○日
440GX - 的Power PC 440GX嵌入式处理器
数据表
I / O时序DDR SDRAM牛逼
SD
和T
HD
注意事项：
1. T
SD
和T
HD
最坏情况的条件下被测量。
2.在该表中的时间值包括一个周期在所指示的时钟速度的1/4。
3.要获得调整牛逼
SD
和T
HD
对于较低的时钟频率值，减去的值1.5 ns的频率为166MHz ，在表
和循环时间加1/4为较低时钟频率（例如，T
SD
- 1.5 + 0.25T
CYC
).
时钟速度（MHz ）
166
166
166
166
166
166
166
166
166
200
200
200
200
200
200
200
200
200
信号名称
MemData00 ： 07 ， DM0
MemData08 ： 15 ，DM1
MemData16 ： 23 ， DM2
MemData24 ： 31 ， DM3
MemData32 ： 39 ， DM4
MemData40 ： 47 ， DM5
MemData48 ： 55 ， DM6
MemData56 ： 63 ， DM7
ECC0 ：7， DM8
MemData00 ： 07 ， DM0
MemData08 ： 15 ，DM1
MemData16 ： 23 ， DM2
MemData24 ： 31 ， DM3
MemData32 ： 39 ， DM4
MemData40 ： 47 ， DM5
MemData48 ： 55 ， DM6
MemData56 ： 63 ， DM7
ECC0 ：7， DM8
参考信号
DQS0
DQS1
DQS2
DQS3
DQS4
DQS5
DQS6
DQS7
DQS8
DQS0
DQS1
DQS2
DQS3
DQS4
DQS5
DQS6
DQS7
DQS8
T
SD
（纳秒）
1.240
1.236
1.223
1.221
1.238
1.286
1.234
1.257
1.237
0.916
1.018
1.017
0.951
1.030
1.014
0.994
0.994
1.000
T
HD
（纳秒）
1.224
1.188
1.224
1.185
1.230
1.175
1.214
1.154
1.243
0.542
0.522
0.527
0.532
0.533
0.536
0.534
0.546
0.532
DDR SDRAM的读操作
为DDR SDRAM时序的下述实施例的读操作是基于之间的关系
输入的数据和与PLB时钟信号。由于PLB时钟不能直接观察到的，延迟
MemClkOut （0）相对于与PLB时钟（T
MD
）被提供。
内部读时钟信号，如MemClkOut0 ，从PLB时钟导出，并且可以相对于被延迟到
PLB时钟由SDRAM0_TR1寄存器编程RDCT和RDCD领域。该延迟可以
从0到1/2周期中使用RDCT步骤编程。设置RDCD结果在1/2周期的延迟加上设定值
在RDCT 。读时钟相对于PLB时钟的延迟（T
RD
）所示的假设的可编程读
时钟延迟被设定为零。
AMCC
83
AMCC [ APPLIED MICRO CIRCUITS CORPORATION ]
