欢迎访问ic37.com |
会员登录 免费注册
会员中心
企业资讯   人才招聘  
电子百科

电子百科

Datasheet下载 IC品牌 缩略语 技术文章 IC型号

产品导航

ABCDEFGHIJKLMNOPQRSTUVWXYZ0123456789
PDF
  • 产品
  • PDF

    • 最近搜索

    热门搜索

    搜索
    发布采购

    CDK1307AILP40 参数 Datasheet PDF下载

    CDK1307AILP40图片预览
    型号： CDK1307AILP40
    PDF下载： 下载PDF文件 查看货源
    内容描述： 超低功耗， 10/20 /40 /八十○分之六十五/ 100MSPS ， 12月13日位模拟至数字转换器（ADC ） [Ultra Low Power, 10/20/40/65/80/100MSPS, 12/13-bit Analog-to-Digital Converters (ADCs)]
    分类和应用： 转换器
    文件页数/大小： 15 页 / 1240 K
    品牌： CADEKA [ CADEKA MICROCIRCUITS LLC. ]
     浏览型号CDK1307AILP40的Datasheet PDF文件第7页浏览型号CDK1307AILP40的Datasheet PDF文件第8页浏览型号CDK1307AILP40的Datasheet PDF文件第9页浏览型号CDK1307AILP40的Datasheet PDF文件第10页浏览型号CDK1307AILP40的Datasheet PDF文件第11页浏览型号CDK1307AILP40的Datasheet PDF文件第13页浏览型号CDK1307AILP40的Datasheet PDF文件第14页浏览型号CDK1307AILP40的Datasheet PDF文件第15页  
    数据表
    使用变压器的建议配置。使
    确保具有足够的线性变压器被选择，
    与该变压器的带宽是适当的。
    的带宽应该超过的采样率
    ADC级10的至少一个因素同样重要的是，以
    保持差分ADC输入之间的相位失配
    小为好HD2性能。这种类型的变压器
    耦合的输入是用于高频的优选构
    昆西信号作为最差动放大器没有
    足够的性能在高频率。如果输入
    信号从信号行驶很长的物理距离
    源向所述变压器（例如长电缆） ， kick-
    来自ADC的背影也将沿着这条长途旅行。如果
    这些回扣不从源头上正常终止
    侧，它们被反射，并且将添加到所述输入信号在
    ADC输入。这可降低ADC的性能。
    为了避免这种影响，源必须有效地终止
    ADC的回扣，或行驶距离应
    很短。如果不能避免这一问题，税务局局长
    扣器在图6中都可以使用。
    请注意，从睡眠模式和省电的启动时间
    模式会受这种滤波器作为所需要的时间
    到串联电容器充电是依赖于过滤器
    截止频率。
    如果输入信号有一个长的行驶距离，并且
    回扣从ADC不会是在有效终止
    信号源，可以使用图6的输入网络。
    的结构被设计，以衰减反冲
    从ADC和提供一种输入阻抗，看起来
    尽可能呈现阻性低于奈奎斯特频率。
    该系列电感值但会视乎板
    设计和转化率。在一些情况下，分流钙
    pacitor与终端电阻并联（如33pF的）
    可以提高ADC的性能更进一步。该电容AT-
    tenuate反冲ADC的更多，并且最小化
    踢往源。然而，该阻
    ANCE比赛看到到变压器变差。
    CDK1307
    超低功耗， 10/20 /40 /八十○分之六十五/ 100MSPS ， 12月13日位ADC
    33
    R
    T
    47
    1:1
    120nH
    33
    可选
    R
    T
    68
    120nH
    220
    pF
    33
    33
    图4.变压器耦合输入
    图5示出了使用电容器的交流耦合。电阻器
    从CM_EXT输出，R
    CM
    时，应采用以偏压
    差分输入信号，以正确的电压。该系列产品
    电容器， Cl，形成高通极与这些电阻器，
    和的值，因此必须确定基于
    的要求的高通截止频率。
    图6.备用输入网络
    输入时钟和抖动注意事项
    典型的高速ADC利用两个时钟边沿成发
    吃了内部定时信号。在CDK1307只上升
    在时钟的边缘被使用。因此，输入时钟占空比
    在20％和80％是可以接受的。
    输入时钟可以以多种格式提供。
    时钟引脚内部交流耦合，因此广
    共模电压范围内被接受。微分
    时钟源为LVDS ， LVPECL或差分正弦波
    可以直接连接到输入引脚。对于CMOS
    输入， CLKN引脚应接地，并
    CMOS时钟信号应连接到CLKP 。为
    差分正弦波时钟输入的幅度必须
    至少±为800mV
    pp
    .
    12
    冯1A
    pF
    图5.交流耦合输入
    ©2009 CADEKA微电路有限责任公司
    www.cadeka.com

    IC37:专业IC行业平台

    专业IC领域供求交易平台:提供全面的IC Datasheet资料和资讯，Datasheet 1000万数据，IC品牌1000多家。

    网站导航 Datasheet资料库 电子术语 电子百科
    服务中心 常见问题 委托交易 会员服务
    关于我们 公司简介 联系我们 免责申明

    产品索引：ABCDEFGHIJKLMNOPQRSTUVWXYZ0123456789

    深圳网络警察报警平台 公共信息安全网络监察 经营性网站备案信息 不良信息举报中心 工商网监电子标识 全国公安机关备案
    服务电话： 0755-32882616 0755-32882606 0755-32882608 0755-32882607 值班和投诉电话：13715251531 ©2004-2024 IC37网 版权所有：ic37.com 版权申明 公网安备44030402000606 粤ICP备13051289号-6