CS42516
4.5
时钟发生器
时钟产生用于CS42516示于下图。内部MCLK从衍生
输出PLL或连接到OMCK主时钟源。所述多路复用器的选择由控制
SW_CTRLx比特和可以被配置为手动开关模式只，或自动打开的PLL的损失
锁定到其它源的输入。
RMCK_DIVx
位
2
4
X2
国内
MCLK
回收
S / PDIF时钟
SAI_LRCK
（从模式）
00
01
10
11
RMCK
单身
速度
256
双
速度
128
四
速度
64
0
1
PLL （ 256Fs ）
8.192 -
49.152兆赫
PLL_LRCK
位
00
01
自动检测
输入时钟
1,1.5, 2, 4
SW_CTRLx
位
（手动或自动
开关）
00
01
10
CODEC_FMx
位
CX_LRCK
OMCK
00
01
10
128FS
256FS
DAC_OLx
or
ADC_OLx
位
不OLM
OLM ＃ 1
OLM ＃ 2
单身
速度
4
双
速度
2
四
速度
1
CX_SCLK
00
01
10
SAI_FMx
位
SAI_LRCK
00
01
10
128FS
256FS
ADC_OLx
和
ADC_SP SELx
位
不OLM
OLM ＃ 1
OLM ＃ 2
SAI_SCLK
图9. CS42516时钟发生器
4.5.1
PLL和抖动衰减
一个片内锁相环（ PLL） ，用于恢复从所述输入的S / PDIF输入数据流的时钟。
有一些应用场合中恢复时钟低抖动，提出了关于RMCK针，是im-
portant 。出于这个原因，在PLL被设计成具有良好的抖动衰减特性
第79页图28所示。
该PLL可以被配置为锁定到从串行音频接口传入SAI_LRCK信号
港口和生成所需的内部主时钟频率。通过设置PLL_LRCK位中“1”
登记
锁相环将锁定到输入SAI_LRCK和
产生256Fs的输出主时钟（ RMCK ） 。
给出了PLL的典型的输入输出
FS值SAI_LRCK 。
SEE
有关详细信息，有关PLL操作，所需的滤波器
组件，优化布局的指导方针和抖动衰减特性。
DS583F1
25
CIRRUS [ CIRRUS LOGIC ]
