CS42516
10.APPENDIX C: PLL滤波器
PLL已被设计为仅使用了S / PDIF流的前导码,以提供锁的更新信息,以
该PLL 。这导致在PLL被免疫的数据相关抖动的影响,因为在S / PDIF的前同步码做
不与该数据不同而不同。
PLL具有锁定到一个宽范围的输入采样率,没有外部部件的变化的能力。该
标称中心采样率,采样率,以使PLL先提出申请的S / PDIF数据锁定到
流。
输入
相
比较
和电荷泵
VCO
RFILT
CRIP
CFILT
RM CK
÷
N
图27. PLL框图
10.1
外部滤波元件
10.1.1一般
PLL的行为由外部滤波器的元件值和锁定模式的影响所配置
由LOCKM [1:0 ]中的寄存器24小时位。
显示PLL组件的支持的配置
值及其相关联的锁定模式。
RFILT ( kΩ)连接CFILT ( μF ) CRIP (PF ) LOCKM [ 1 : 0 ]
CON组fi guration 1
CON组fi guration 2
2.55
2.55
0.047
0.047
2200
2200
00
01
笔记
用于与版本C的向后兼容性
设备。
默认配置版本D设备。
提供了改进的宽带抖动排斥
双和四速模式。
提供了改进的带内抖动抑制,以
提高宽带抖动。使用此配置
最佳DAC和ADC性能的时候
从PLL时钟恢复时钟。
CON组fi guration 3
1.37
0.022
1000
10
表21.外部PLL元件值&锁定模式
DS583F1
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