2.0输入和时序
2.4时钟选择
Bt860/861
多端口的YCrCb到NTSC / PAL / SECAM
2.4时钟选择
内部像素时钟（PCLK ）可以来自CLKIN输入来导出或
晶振输入。该PCLK_SEL寄存器位（ 19 [7] ）控制，其中这些
两个输入将成为像素时钟。
2.4.1晶体输入和PLL
晶振输入（ XTI和XTO ）驱动缓冲振荡器来创建一个时钟。
这个时钟是通过锁相环路由如果寄存器位BY_PLL （1D [3] ）为0，并且
绕过PLL不变，如果BY_PLL为1 。
说明时钟
框图。如果PCLK_SEL低，这成为系统时钟。
该PLL_FRACT和PLL_INT寄存器决定PLL时钟
倍频器。默认设置产生一个27.0兆赫的时钟，使用
14.31818 MHz晶振。
如果VID端口使用LOCK启用（ 1C [5]）寄存器比特位时，PLL是
由跟踪伺服机构控制。
通过PLL_FRACT和PLL_INT编程的频率被用作一个
基地周围的VID端口锁定机制调整系统时钟。
该PLL_FRACT和PLL_INT寄存器不受影响通过锁定
机制，当锁定被禁用（通过LOCK位）时，
PLL_FRACT和PLL_INT寄存器再次确定确切的PLL
频率。
图2-10 。时序和时钟框图
OSD [7：0 ]
8
8
OSD [7：0 ]
P[7:0]
VID [7：0 ]
3
1
0
EN_656
SLAVE
PCLK_SEL
1
0
XTAL
逆变器
和缓冲
1
PLL
0
BY_PLL
CLKO_DIS
系统
时钟
3
编码器
定时
块
系统
块
P[7:0]
8
CCIR656
定时
翻译者
3
HSYNC *
VSYNC *
BLANK *
CLKIN
XTI
XTO
CLKO
VIDCLK
VID [7：0 ]
8
FIFO
8
861_025
2-14
科胜讯
D860DSA
CONEXANT [ CONEXANT SYSTEMS, INC ]
