DS1250W
描述
该DS1250W 3.3V 4096K非易失SRAM是一种4,194,304位，全静态非易失SRAM
由8位， 524,288字。每个NV SRAM均自带锂电池及
控制电路连续监视V
CC
对于超出容限。当这样的条件
发生时，锂电池便自动接通，写保护将无条件
使能，防止数据被破坏。 DIP封装的DS1250W器件可以替代现有的512k的使用
x 8静态RAM，符合流行的单字节宽， 32引脚DIP标准。在DS1250W设备
PowerCap模块封装的直接表面贴装，并通常与DS9034PC
PowerCap配合构成一个完整的非易失SRAM模块。上有写的数量没有限制
能够被执行并且没有额外的支持电路需要与微处理器接口周期。
读取模式
该DS1250W执行一个读周期时
WE
（写使能）处于非活动状态（高）和
CE
（芯片
使能）和
OE
（输出使能）有效（低） 。由19地址输入指定的唯一地址
(A
0
- A
18
）定义其中的524288个字节的数据是要被访问。有效的数据将提供给所述
T内八个数据输出驱动器
加
（访问时间）的最后一个地址输入信号之后是稳定的，从而提供
那
CE
和
OE
（输出使能）访问时间还纳。如果
OE
和
CE
存取时间是不
满足，则数据存取，必须从后面存在的信号测量（
CE
or
OE
）和限制性
参数是吨
CO
为
CE
或T
OE
为
OE
而不是地址的访问。
写模式
该DS1250W执行一个写周期每当
WE
和
CE
信号有效（低电平）地址之后
输入是稳定的。的后面存在的下降沿
CE
or
WE
将确定的写入周期的开始。
写周期是由早期的上升沿终止
CE
or
WE
。所有地址输入必须保持
有效整个写周期。
WE
必须返回到高状态的最小恢复时间（t
WR
)
前一个循环可被启动。该
OE
控制信号应写在保持非活动状态（高）
周期，以避免总线冲突。但是，如果启用输出驱动器（
CE
和
OE
活跃的），那么
WE
将禁止在T输出
ODW
从它的下降沿。
数据保持方式
该DS1250W为V全功能的能力
CC
大于3.0伏，写保护2.8
伏。数据被保持在无Ⅴ的
CC
无需任何额外的支持电路。非易失性
静态RAM，不断监视V
CC
。如若电源电压衰减，在NV SRAM的自动
写保护自己，所有的输入变得“不关心” ，所有输出变为高阻抗。由于V
CC
低于约2.5伏下降时，功率开关电路将锂电池到
RAM保存数据。在上电期间，当V
CC
上升到高于约2.5伏时，电源
开关电路连接外部V
CC
RAM和断开锂电池的能量来源。正常
经过V RAM运行就可以恢复
CC
超过3.0伏。
保鲜
每个DS1250W设备从达拉斯半导体附带的锂能源
断开连接，保证精力充沛的能力。当V
CC
首先施加在一个水平大于3.0
伏时，锂电池启用备用电池的操作。
套餐
该DS1250W有两种封装： 32引脚DIP和34引脚PowerCap模块（ PCM ） 。在32
针DIP集成了锂电池，一个SRAM存储器和非易失性控制功能到一个单一的
包装与JEDEC标准的600密耳DIP引脚排列。 34引脚PowerCap模块集成了SRAM
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DALLAS [ DALLAS SEMICONDUCTOR ]
