可交付
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源代码：
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VHDL源代码和/或
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Verilog源代码和/或
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加密或纯文本EDIF网表
VHDL & VERILOG试验台
环境
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的Active-HDL仿真的自动宏
◊
的ModelSim仿真的自动宏
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参照响应测试
技术文档
◊
安装注意事项
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HDL核心规格
◊
数据表
综合脚本
示例应用程序
技术支援
◊
IP核实现支持
◊
3个月维修
●
●
●
符号
CLK
clkwdt
POR
MCLR
prgdata （13 ：0）
ramdatai （ 7：0 ）
prgaddr （15 ：0）
ramdatao （ 7：0 ）
RDADDR （ 8 ： 0 ）
wraddr （8 ：0）
RAMWE
RAMOE
睡觉
♦
♦
INT
t0cki
t1cki
ccp1i
RxDi
TXCKI
portai （ 7：0 ）
portbi （ 7：0 ）
portci （ 7：0 ）
portdi （ 7：0 ）
♦
♦
♦
ccp1o
RXDO
TXCKO
波尔唐（ 7 ： 0 ）
portbo （ 7：0 ）
portco （ 7：0 ）
portdo （ 7：0 ）
TRISA （ 7 ： 0 ）
TRISB （ 7 ： 0 ）
TRISC （ 7 ： 0 ）
TRISD （ 7 ： 0 ）
交付的IP核的更新，未成年人
和主要版本变化
交付的文档更新
电话&电子邮件支持
CON组fi guration
该DRPIC166X以下参数
核心可以很容易调节到要求
专用
应用
和
技术。
芯的构造可以通过下述方法制备
在轻松的改变适当的常数
包文件。没有必要改变任何
部分的代码。
•
硬件堆栈数
水平
-
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-
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-
1-16
默认情况下8
同步
异步
二手
未使用
二手/宽
未使用
二手
未使用
二手
未使用
二手
未使用
二手
未使用
二手
未使用
CLK
clkwdt
POR
MCLR
prgdata [13 ：0]的
ramdati [7 ：0]的
INT
t0cki
t1cki
ccp1i
rxdti
TXCKI
portxi [7 ：0]的
docddatai
docddatai
docddatao
docdclk
TM
DoCD接口
prgdatao （13 ：0）
prgwe
引脚说明
针
TYPE
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
•
内存类型
•
睡眠模式
•
看门狗定时器
•
定时器0 ， 1 ， 2系统
•
捕捉比较PWM
•
USART
•
端口A，B ， C，D
TM
•
DoCD调试单元
描述
全局时钟
看门狗时钟
全局复位上电复位
用户重置
从程序存储器数据总线
从int数据总线。数据存储器
外部中断
定时器0输入
定时器1的输入
比较捕捉通道输入
USART串行数据输入
USART串行时钟输入
端口A ， B，C ， D输入
DOCD
TM
调试器输入
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