DSPI_FIFO允许直接接口几乎
任何现有的同步串行外设。
SPI控制器
管理主/从
操作及控制传输。该
SPI控制器管理传输
速度与格式（相位和极性） 。 CON-
控制器还负责生成的
中断请求并检测传输的
错误。
性能
下表给出了有关的调查
在Altera的DE-核心性能
广场&路线后的恶习（所有的主要功能
已列入） ：
速度
逻辑单元
F
最大
GRADE
CYCLONE
-6
324
171兆赫
CYCLONE2
-6
314
197兆赫
的Stratix
-5
324
206兆赫
STRATIX2
-3
273
313兆赫
STRATIXGX
-5
324
210兆赫
APEX2A
-7
370
178兆赫
APEX20KC
-7
369
152兆赫
APEX20KE
-1
369
115兆赫
APEX20K
-1
369
94兆赫
ACEX1K
-1
369
103兆赫
FLEX10KE
-1
369
103兆赫
在Altera的器件核心性能
设备
传输格式
软件可以选择任何使用两个串行时钟（SCK）的相位和极性的四种组合
位在SPI控制寄存器（ SPCR ） 。时钟极性由CPOL控制位来指定，
它选择一个高有效或低的时钟，并且对传输格式没有显著效果。
时钟相位（ CPHA ）控制位选择两种根本不同的传输格式之一。
时钟相位和极性应该是相同的SPI主设备和通信
从设备。在一些情况下，相位和极性转移，以允许一个之间改变
主设备与具有不同要求的外设从机通信。灵活
在DSPI_FIFO SPI系统允许直接连接几乎任何现有的同步
串行外围设备。
SC K C的Ÿ C L E·
SC K（ ç PO L = 0 ）
SC K（ ç PO L = 1 ）
M O对SI
M ISO
SS
M SB
M SB
6
6
5
5
4
4
3
3
2
2
1
1
最低位
最低位
1
2
3
4
5
6
7
8
SC K C的Ÿ C L E·
SC K（ ç PO L = 0 ）
SC K（ ç PO L = 1 ）
M O对SI
M ISO
SS
1
2
3
4
5
6
7
8
M SB
M SB
6
6
5
5
4
4
3
3
2
2
1
1
最低位
最低位
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