EBE11UD8AGWA
Block Diagram
/CS1
/CS0
/DQS0
DQS0
RS1
RS1
/DQS4
DQS4
RS1
RS1
RS1
DM /CS DQS /DQS
DM /CS DQS /DQS
DM0
RS1
DM /CS DQS /DQS
DM /CS DQS /DQS
DM4
8
RS1
DQ0 to DQ7
DQ0
to DQ7
D0
DQ0
to DQ7
D9
DQ32 to DQ39
8
RS1
DQ0
to DQ7
D4
DQ0
to DQ7
D13
/DQS1
RS1
DQS1
RS1
RS1
/DQS5
RS1
DQS5
RS1
RS1
DM /CS DQS /DQS
DM /CS DQS /DQS
DQ0
to DQ7
DM1
DM5
DM /CS DQS
/DQS
8
RS1
DM /CS DQS /DQS
DQ0
to DQ7
DQ8 to DQ15
DQ0
to DQ7
D1
D10
8
RS1
DQ40 to DQ47
DQ0
to DQ7
D5
D14
/DQS2
RS1
/DQS6
RS1
DQS2
RS1
RS1
DM /CS DQS /DQS
DM /CS DQS /DQS
DQ0
to DQ7
DQS6
RS1
RS1
DM /CS DQS /DQS
DM /CS DQS /DQS
DQ0
to DQ7
DM2
DM6
8
RS1
DQ16 to DQ23
DQ0
to DQ7
D2
D11
8
RS1
DQ48 to DQ55
DQ0
to DQ7
D6
D15
/DQS3
RS1
DQS3
RS1
RS1
DM /CS DQS /DQS
DM /CS DQS /DQS
DQ0
to DQ7
/DQS7
RS1
DQS7
RS1
RS1
DM /CS DQS /DQS
DM /CS DQS /DQS
DQ0
to DQ7
DM3
DM7
8
RS1
DQ24 to DQ31
DQ0
to DQ7
D3
D12
8
RS1
DQ56 to DQ63
DQ0
to DQ7
D7
D16
BA0 to BA1
A0 to A13
/RAS
/CAS
/WE
RS2
BA0 to BA1: SDRAMs (D0 to D7, D9 to D16)
RS2
Serial PD
SCL
SA0
SA1
SA2
SCL
SDA
A0 to A13: SDRAMs (D0 to D7, D9 to D16)
RS2
RS2
RS2
SDA
/RAS: SDRAMs (D0 to D7, D9 to D16)
/CAS: SDRAMs (D0 to D7, D9 to D16))
/WE: SDRAMs (D0 to D7, D9 to D16)
A0
A1
A2
U0
WP
CKE0
CKE1
ODT0
ODT1
VDDSPD
VREF
VDD
VSS
* D0 to D15 : 512M bits DDR2 SDRAM
U0 : 2k bits EEPROM
Rs1 : 22
Ω
Rs2 : 7.5
Ω
CKE: SDRAMs (D0 to D7)
CKE: SDRAMs (D9 to D16)
ODT:SDRAMs (D0 to D7)
ODT:SDRAMs (D9 to D16)
SPD
SDRAMs (D0 to D7, D9 to D16)
SDRAMs (D0 to D7, D9 to D16)
SDRAMs (D0 to D7, D9 to D16)
Notes :
1. DQ wiring may be changed within a byte.
2. DQ, DQS, /DQS, ODT, DM, CKE, /CS relationships
must be meintained as shown.
3. Refer to the appropriate clock wiring topology
under the DIMM wiring details section of this document.
Preliminary Data Sheet E0919E10 (Ver. 1.0)
8
ELPIDA [ ELPIDA MEMORY ]
