EDD1204ALTA ， EDD1208ALTA ， EDD1216ALTA
1.输入/输出引脚功能
引脚名称
CLK ， / CLK
输入/输出
输入
功能
CLK和/ CLK是主时钟输入。用于差分定时基准点
时钟是当CLK和/ CLK交叉。
除了DQ和DM的所有控制和地址输入由CLK的上升沿锁存。
通过两者的上升和下降CLK的边缘，输出DQ和DQS验证。
CKE
输入
CKE控制掉电模式。当EDD12xxALTA是不是在突发模式和CKE
被否定，器件进入掉电模式和停用内部时钟信号，
输入缓冲器和输出驱动器。在掉电模式下， CKE必须保持低电平。
/ CS为低电平启动命令输入周期。当/ CS为高电平时，命令会被忽略，但
目前的操作将继续进行。
以及常规的SDRAM中， / RAS的每一种组合， / CAS和/ WE输入中
与/ CS输入相结合，在CLK的上升沿来确定SDRAM的操作。请参阅
命令表。
在CLK的有效命令的上升沿A11 - 行地址由A0确定
周期。
它不依赖于该位的组织。
列地址由A0确定 - A9 ，A11在CLK的上升沿读取或写入
指令周期。这取决于对位机构： A0 - A9 ， A11为x4设备， A0 - A9
对于X8设备， A0 - A8的X16设备。
A10定义了预充电模式。当A10是高预充电命令周期，所有银行
在预充电;当A10为低电平，只有BA0和BA1选择的银行进行预充电。
当A10是高的读或写命令的周期，预充电后自动启动
突发存取。
/ CS
/ RAS ， / CAS ，
/ WE
A0 – A11
输入
输入
输入
BA0 ， BA1
输入
BA0 ， BA1是银行选择信号。在命令周期， BA0和BA1低选择A银行，
高BA0和BA1选择较低的银行B，低BA0和BA1选择高C银行，然后BA0
和BA1高选择银行D.
DQ引脚都具有相同的功能，在传统的DRAM I / O引脚。
主动对数据输入和输出的两个边缘。
糖尿病的是由两个DQS的上升沿和下降沿的锁存。在写入模式下， DM的
控制字节掩码。不同于普通的SDRAM ， DM的不控制读取操作。
V
REF
是参考电压为SSTL输入缓冲器。
DQ0 〜 DQ15
DQS ， LDQS ，
UDQS
DM ， LDM ， UDM
V
REF
V
DD
, V
DD
Q，V
SS
,
V
SS
Q
输入/输出
输入/输出
输入
输入
（电源）V
DD
和V
SS
在电源引脚内部电路。 V
DD
Q和V
SS
Q是电源
引脚为输出缓冲器。
10
初步数据表E0136E30
ELPIDA [ ELPIDA MEMORY ]
