EDX5116ADSE
内存操作
写事务
事务是一个或多个请求数据包（和相关的
数据包）需要执行一个存储器存取。状态
存储器内核和存储器存取的地址阻止 -
矿井有多少请求数据包都需要进行
访问。
第一个时序图显示了一个网页，打写事务。在
这种情况下，所选择的银行已经打开（行是已经
本的读出放大器阵列，用于该行中） 。此外，该
用于存储器访问选定行的地址匹配
行已经感觉到（页面命中） 。这种比较必须做
在存储器控制器。在本实施例中，接入是由
到银行排钡镭。
在这种情况下，写数据可被直接写入到感
放大器阵列为银行和行操作（启动或预
电荷）是不需要的。与WR命令将COL包
银行巴列器CA1呈现在边缘牛逼
0
和第二
与WR命令列钙银行巴是COL包
介绍了边缘牛逼
2
。两个写数据分组D（ a1）和D（ a2）的
后写数据延时T按照下列COL包
CWD
。该
2 COL包被列周期时间t分离
CC
.
这也是每一个写数据包的长度。
第二时序图显示的页面错过的一个例子
写交易。在这种情况下，所选择的银行已经打开
（行是已经存在的读出放大器阵列，用于在银行中） 。
然而，对于存储器访问所选择的行不
匹配已经感测到该行的地址（一个页失） 。这
比较，必须在存储控制器来完成。在这
例如，接入是由以行银行巴度Ra ，并且
银行包含一行比镭等。
在这种情况下，写数据可以不被直接写入到
感测放大器阵列银行。有必要关闭
当前行（预充电）和访问请求的行（爱科特
瓦泰岛） 。预充电命令（ PRE银行BA）提出的
边牛逼
0
。激活命令（ ACT来排银行的Ba Ra）为
介绍了边缘牛逼
6
时间t
RP
后来。与WR一处山坳包
命令行巴列器CA1呈现在边缘牛逼
7
a
时间T
RCD -W
后来。与WR命令的第二个COL包
银行列钙钡呈现边缘牛逼
9
。两个写
数据包D（ A1 ）和D （ A2 ）后，请按照下列COL包
写数据延迟吨
CWD
。这两个COL包分离
由列周期的时间t
CC
。这也是每一个的长度
写数据包。
第三时序图显示的页面为空的例子
写交易。在这种情况下，选定的储库是已经
封闭（没有行存在的读出放大器阵列的银行） 。
没有行比较是必要的这种情况;然而，该
内存控制器仍然必须记住，行霸已
左封闭。在本实施例中，接入是由行到第Ra为
银行巴。
在这种情况下，写数据可以不被直接写入到
感测放大器阵列银行。这是必要的访问
请求的行（激活） 。激活命令（ ACT来排
银行钡RA）是提出了关于边缘牛逼
0
。有一处山坳包
WR命令行巴列器CA1呈现在边缘
T
1
时间t
RCD -W
后来。与WR的COM第二COL包
普通话银行钡钙栏上呈现边缘牛逼
3
。两
写入的数据包D（ A1 ）和D （ A2 ）请按照下列COL包
后的写入数据延迟吨
CWD
。这两个COL分组另行
评分列周期时间t
CC
。这也是长
每次写数据包。之后的最终写入命令时，它可能
需要关闭当前行（预充电） 。预充电
命令（ PRE银行BA）提出边缘牛逼
13
一时间
t
WRP
后一个WR命令的最后一个COL包。该
决定是否关闭银行或离开它打开被制成
内存控制器和它的页面的政策。
第四时序图显示了一个页面级的另一示例
空写事务。这类似于前面的例子
所不同的是只有一个单一的写指令而提出，
两个多写命令。本实施例表明，即使在
最小长度写事务，经t
RAS
参数将
不是一个制约因素。经t
RAS
测量的最小时间
激活命令和预充电命令之间的一
银行。这个时间间隔也受制于总和吨
RCD-
W
+t
WRP
这将是一个写事务处理要大。这两个
约束条件（T
RAS
和T
RCD -W
+t
WRP
）将是一个函数
存储器器件的速度bin和数据传输长度（
激活之间发出的写入命令数目
预充电命令） ，并且吨
RAS
参数可以成为一个
约束为未来的高速箱写事务。在这
例如，该总和吨
RCD -W
+t
WRP
大于吨
RAS
由
AMOUNT
∆t
RAS
.
数据表E1033E40 （版本4.0 ）
22
ELPIDA [ ELPIDA MEMORY ]
