HM5216165系列
引脚功能
CLK （输入引脚） ：
CLK是主时钟输入到该引脚。另一输入信号被称为在CLK的
上升沿。
CS
（输入引脚） ：
当
CS
为低时，命令输入周期变为有效。当
CS
是高，所有的输入都是
忽略不计。然而，内部操作（存储体激活，突发操作等）被保持。
RAS ， CAS ，
和
WE
（输入引脚） ：
虽然这些引脚名称相同的那些常规的DRAM ，
它们的功能以不同的方式。操作的命令（读，写等）依赖于这些引脚定义
组合的其电压电平。有关详细信息，请参阅命令操作部分。
A0到A10 （输入引脚） ：
行地址（ AX0到AX10 ）由A0在银行主动决心A10级
指令周期CLK上升沿。列地址（ AY0到AY7 ）由A0在读决心A7水平
或写命令周期CLK上升沿。这列地址变成突发存取的起始地址。 A10
定义了预充电模式。当A10 =高在预充电命令周期，两家银行预充电。
但是，当A10 =低的预充电命令周期，只有被选中A11 （ BS） ，该银行是
预充电。
A11 （输入引脚） ：
A11是银行选择信号（ BS ） 。该HM5216165的存储器阵列被分成
Bank 0和Bank 1 ，这两个包含2048行
×
256列
×
16位。如果A11为低，银行选择0，
如果A11为高，银行1被选中。
CKE （输入引脚） ：
该引脚确定下一CLK是否是有效的。如果CKE为高电平时，下一个CLK
上升沿有效。如果CKE是低电平，下一个CLK的上升沿是无效的。该引脚用于掉电
和时钟挂起模式。
DQMU / DQML （输入引脚） ：
DQMU控制高字节和DQML控制低字节的输入/输出
缓冲区。
读操作：如果DQMU / DQML为高电平时，输出缓冲器变成高阻抗。如果DQMU / DQML是低，
输出缓冲区变低-Z 。
写操作：如果DQMU / DQML为高电平时，先前的数据被保持（即新数据不被写入） 。如果
DQMU / DQML为低时，数据被写入。
I / O0到I / O15 （ I / O引脚） ：
数据被输入到与输出从这些引脚。这些管脚是那些相同的
传统的DRAM 。
EO
V
CC
和V
CC
Q（电源引脚） ：
加上3.3V 。 （V
CC
为内部电路和V
CC
Q是对于
输出缓冲器）。
V
SS
和V
SS
Q（电源引脚） ：
接地连接。 （V
SS
为内部电路和V
SS
Q是对于
输出缓冲器）。
L
Pr
数据表E0167H10
od
uc
t
5
ELPIDA [ ELPIDA MEMORY ]
