GS9002引脚说明
PIN号
1
2
3
符号
V
EE
V
CC3
SYNC DET 。
O
TYPE
描述
电源：多数负电源的连接。
电源：为PLL和扰码器最积极的电源连接。
TTL检测全零或浑身的输入PD2 - PD9发生输出电平
和豆类低三个PCK -IN持续时间。用于检测SMPTE 259M的保留字
（ 000-003和3FC - 3FF ）的TRS同步字。并行数据位PD0和PD1设置或低
高时PD2 - PD9是低或高分别。
电源：多数负电源的连接。
电源：输入数据锁存器和串行大多数电源正极连接。
4
5
6
7-16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
V
EE
V
CC1
32
D
E
ð S
N N
E G
M SI
M E
O D用
C
东西
ř Ë
T N
Ø ř
N 2 O
F
SYNC DET 。
关闭
PD0-PD9
PCK -IN
I
TTL电平输入，禁用内部同步检测时高。这允许
GS9002连载8位或10位的非 - SMPTE标准的并行数据。
该并行数据字的TTL电平输入。 PD0是LSB和PD9是MSB。
I
I
并行时钟的TTL电平输入。
V
EE
电源：多数负电源的连接。
PCK OUT
O
伪ECL输出表示重新定时并行时钟和从所述衍生的
内部VCO 。该压控振荡器10 ，以产生该输出的划分。
TTL电平输出，变为高电平时，内部PLL被锁定。
LOCK DET 。
O
V
CC3
电源：为PLL和扰码器最积极的电源连接。
连接的R-C环路滤波器元件。环路滤波器设置PLL环路
参数。
电源：多数负电源的连接。
LOOP FILT 。
I
V
EE
NC
V
EE
电源：多数负电源的连接。
SSS
I
扰码器/串行化选择。它选择炒NZRI输出时， TTL电平输入
逻辑低或直接串行输出时，逻辑高电平。
电源：多数负电源的连接。
V
EE
V
CC3
电源：为PLL和扰码器最积极的电源连接。
C
REG
V
EE
I
补偿的RC网络对内部电压调节器，需要去耦以一系列
0.1μF电容和820Ω电阻。元件应尽可能靠近尽可能的引脚。
电源：多数负电源的连接。
R
VCO3
I
VCO的电阻3 ：用于设置在VCO时的中心频率的模拟电流输入
这两个数据速率选择位（引脚35和36 ）都设置为逻辑1的电阻是
从这个引脚到V连接
EE
.
R
VCO2
I
VCO的电阻2 ：用于设置在VCO时的中心频率的模拟电流输入
数据速率选择位0 （引脚36 ）被设置为逻辑0和数据速率选择位1 （引脚35 ）
被设置为逻辑1，电阻从这个引脚到V连接
EE
.
VCO的电阻1 ：用于设置在VCO时的中心频率的模拟电流输入
数据速率选择位0 （引脚36 ）被设置为逻辑1，数据速率选择位1 （引脚35 ）
被设置为逻辑0。电阻从这个引脚到V连接
EE
.
VCO的电阻0 ：用于设置在VCO时的中心频率的模拟电流输入
这两个数据速率选择位（引脚35和36 ）都设置为逻辑0的电阻是
从这个引脚到V连接
EE
.
TTL电平输入到内部2：4多路分解器用来选择四个VCO频率1
设置电阻（R
VCO0
- R
VCO3
） 。 （见上文）
R
VCO1
I
R
VCO0
I
DRS0 ， 1
I
33
34
35,36
5
520 - 27 - 08
GENNUM [ GENNUM CORPORATION ]
