GS72116AJ-7 参数 Datasheet PDF下载

GS72116ATP/J/T/U

TSOP-II 128K x 16-Pin Configuration

A

4

A

3

A

2

A

1

A

0

CE

DQ

1

DQ

2

DQ

3

DQ

4

V

DD

V

SS

DQ

5

DQ

6

DQ

7

DQ

8

WE

A

15

A14

A

13

A

12

A

16

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

44

43

42

41

40

39

38

37

36

35

34

33

32

31

30

29

28

27

26

25

24

23

A

5

A

6

A

7

OE

UB

LB

DQ

16

DQ

15

DQ

14

DQ

13

V

SS

V

DD

DQ

12

DQ

11

DQ

10

DQ

9

NC

A

8

A

9

A

10

A

11

NC

Top view

44-pin

TSOP II

Package TP

Block Diagram

A

0

Address

Input

Buffer

Row

Decoder

Memory Array

A

16

CE

WE

Control

OE

UB

_____

LB

_____

Column

Decoder

I/O Buffer

DQ

1

DQ

16

Rev: 1.04a 10/2002

3/18

© 2001, Giga Semiconductor, Inc.

Specifications cited are subject to change without notice. For latest documentation see http://www.gsitechnology.com.