HY57V283220 （L） T（ P）/ HY5V22 （L）的F（ P）的
引脚配置（ HY57V283220 （L ）， T（ P）系列）
V
DD
DQ0
V
DDQ
DQ1
DQ2
V
SSQ
DQ3
DQ4
V
DDQ
DQ5
DQ6
V
SSQ
DQ7
NC
V
DD
DQM0
/ W ê
/ C A S
/ R A S
/ （C S）
A11
BA0
BA1
A 1 0 / A P
A0
A1
A2
DQM2
V
DD
NC
ð问题16
V
SSQ
ð Q 17
ð Q 18
V
DDQ
ð Q 19
ð Q 20
V
SSQ
ð Q 21
ð Q 22
V
DDQ
ð Q 23
V
DD
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
86
85
84
83
82
81
80
79
78
77
76
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
V
SS
ð问题15
V
SSQ
ð问题14
ð Q 13
V
DDQ
ð Q 12
ð Q 11
V
SSQ
ð Q 10
DQ9
V
DDQ
DQ8
NC
V
SS
DQM1
NC
NC
ç LK
CKE
A9
A8
A7
A6
A5
A4
A3
DQM3
V
SS
NC
ð Q 31
V
DDQ
ð Q 30
ð Q 29
V
SSQ
ð Q 28
ð Q 27
V
DDQ
ð Q 26
ð Q 25
V
SSQ
ð Q 24
V
SS
T中S 0 P II 8 6 P
4 0 0米IL ×8 7 5 M I升
0 0.5米M·P I N P I T建华
引脚说明
针
CLK
CKE
CS
BA0 ， BA1
A0 ~ A11
时钟
时钟使能
芯片选择
银行地址
地址
行地址选通，
列地址选通，
写使能
数据输入/输出面膜
数据输入/输出
电源/接地
数据输出电源/接地
无连接
引脚名称
描述
系统时钟输入。所有其它输入被注册到SDRAM
在CLK的上升沿。
控制内部时钟信号和去激活时， SDRAM的将其中
中断电状态，暂停或自刷新
启用或禁用除CLK ， CKE和DQM所有输入
选择银行RAS活动期间激活
CAS活动期间选择银行进行读/写
行地址： RA0 〜 RA11 ，列地址： CA0 〜 CA7
自动预充电标志： A10
RAS ， CAS和WE定义操作
请参阅功能真值表细节
控制输出缓冲器中读取模式和口罩的输入数据在写入模式
复用的数据输入/输出引脚
电源为内部电路和输入缓冲器
电源，输出缓冲器
无连接
RAS ， CAS ， WE
DQM0~3
DQ0 〜 DQ31
V
DD
/V
SS
V
DDQ
/V
SSQ
NC
修订版0.9 2004 /月
3
HYNIX [ HYNIX SEMICONDUCTOR ]
