ICS527-02
时钟切片机用户可配置PECL输入零延迟缓冲器
外部元件
去耦电容
对于任何高性能的混合信号IC，该
ICS527-02必须从系统的电源分离
噪音进行优化。
0.01μF的去耦电容必须连接
每个VDD与PCB地平面之间。该
电容器必须连接靠近器件到
尽量减少引线电感。
P·E C L IN
P·E C L IN
ç LK1
ç LK2
P h的发E是
在一个TE D E T E R M
Ç LK 1个F eedback
系列终端电阻
时钟输出走线超过一英寸应该用系列
终止。以系列终止50Ω迹线（一
常用的走线阻抗） ，放置一个33Ω的电阻
串联在时钟线，尽量靠近时钟输出
销越好。时钟的标称阻抗
输出为20Ω 。
P·E C L IN
P·E C L IN
ç LK1
ç LK2
Ç LK 2反馈
使用ICS527-02时钟切片机
首先使用DIV2选择CLK2的功能
输出。如果DIV2高，除以2 ，低偏移的版本
CLK1的存在于CLK2 。如果DIV2低，一个SYNC
脉冲在CLK2生成。同步脉冲变
高同步地PECLIN的上升沿
和CLK1被解偏斜。该同步功能
工作在CLK1频率高达66 MHz的。如果没有
CLK1 / 2或同步脉冲是必需的，那么CLK2
应当通过连接OECLK2到地面被禁用。
这也给CLK1上最低的抖动。
接下来，反馈方式应选择。如果CLK2
被用作一个SYNC脉冲，或者是三态的，则
CLK1必须连接到FBIN 。如果CLK2选择
为CLK1 / 2（ DIV2 = 1， OECLK2 = 1 ），那么无论是CLK1的
或CLK2，必须连接到FBIN 。选择
CLK1或CLK2之间由下示
其中该设备已被配置为例子
生成CLK1即上PECLIN的频率的两倍。
使用CLK1反馈总是会导致
PECLIN与CLK1之间同步上升沿
如果CLK1作为反馈。 CLK2可以降
边缘较PECLIN 。因此，无论
可能，建议使用CLK2反馈，
这将同步所有3的上升沿
时钟。
更复杂的反馈方案，可以使用
如结合多个输出缓冲器的
反馈路径。一个例子是，在后面给出
数据表。该ICS527-02的基本属性
是它对准的PECLIN和FBIN上升沿在
比所定的参考和反馈决定
分频器。
设定基于所述输出频率S1和S0 （第2页） 。
最后，除法器的设置应选择。这是
在以下部分中描述。
确定ICS527-02分频器设置
用户可以完全控制在设定所需的输出
在第2页的上表中所示的范围内的时钟
用户应连接分选输入引脚
直接接地（或VDD ，尽管这不是必需的
由于内部上拉电阻）印制电路中的
电路板布局，使ICS527-02自动生成
MDS 527-02 ˚F
集成电路系统公司
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3
525马街，圣何塞，加利福尼亚95126
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修订版022806
电话：（ 408 ） 297-1201
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ICS [ INTEGRATED CIRCUIT SYSTEMS ]
