ICS527-02
时钟切片机用户可配置PECL输入零延迟缓冲器
多路输出示例
在这个例子中， 125兆赫的输入时钟被使用。需要8份的50兆赫的八份
25兆赫，抗扭斜对准到125 MHz的输入时钟。下面的解决方案使用
MK74CB217具有双1至8缓冲器的低引脚到引脚歪斜。
VDD
R5
R6
DIV2
S0
0.01µF
R4
R3
R2
R1
R0
ICS527-02
0.01µF
INA
QA0
QA1
QA2
VDD
VDD
50M
25M
0.01µF
MK74CB217
INB
QB0
QB1
QB2
VDD
VDD
0.01µF
S1
VDD
VDD
CLK1
CLK2
GND
PDTS
FBIN
F6
F5
F4
125兆赫
125兆赫
PECLIN
PECLIN
GND
OECLK2
F0
F1
F2
F3
QA3
QA4
GND
GND
QA5
QA6
QA7
OEA
QB3
QB4
GND
GND
QB5
QB6
QB7
OEB
上面的布局设计产生如下所示的波形。注：系列终端电阻未示出。
125 M·H Z，
PEC林
25 M·H Z，
Q A0-7
50 M·H Z，
Q B0-7
P EC LIN不是表演n
PCB布局建议
为确保最佳的设备性能和最低的输出
相位噪声，遵循以下原则应该是
观察到。
1 ）每一个0.01μF去耦电容应
安装在电路板的元件侧靠近
VDD引脚越好。没有通过的，应使用
之间的去耦电容和VDD引脚。在PCB
跟踪到VDD引脚应保持尽可能的短，
如要通过PCB走线到地面。
2 ）为了减少EMI的33Ω串联端接电阻，
如果需要的话，应放置在靠近给时钟输出。
3）优化布局之一，在所有组件
电路板的同一侧，通过其他最大限度地减少通孔
信号层。其他信号走线应
离ICS527-02 。这包括信号线
只是在器件下方，或在邻近的层
设备所使用的接地平面层。
MDS 527-02 ˚F
集成电路系统公司
●
5
525马街，圣何塞，加利福尼亚95126
●
修订版022806
电话：（ 408 ） 297-1201
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ICS [ INTEGRATED CIRCUIT SYSTEMS ]
