ICS601-02
低相位噪声时钟乘法器
引脚分配
CLK
VDDP
VDD
VDD
VDD
X2
S1
X1/ICLK
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
GND
GND
GND
GND
OE
S0
S3
S2
倍频器选择表
S3 S2 S1 S0
CLK （见注2下页）
0
0
0
0
输入X4 / 3
0
0
0
1
输入X4
0
0
1
0
输入X25 / 4
0
0
1
1
输入X3
0
1
0
0
输入x7.5
0
1
0
1
输入X5
0
1
1
0
输入5233
0
1
1
1
输入X8
1
0
0
0
输入X8 / 3
1
0
0
1
输入X8
1
0
1
0
输入x12.5
1
0
1
1
输入5233
1
1
0
0
输入X15
1
1
0
1
输入X10
1
1
1
0
输入X12
1
1
1
1
输入X16
0 =直接连接到接地
1 =直接连接到VDD
引脚说明
数
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
名字
CLK
VDDP
VDD
VDD
VDD
X2
S1
X1/ICLK
S2
S3
S0
OE
GND
GND
GND
GND
TYPE
O
P
P
P
P
XO
I
XI
I
I
I
I
P
P
P
P
描述
从VCO时钟输出。输出频率等于输入频率乘以倍频。
电源引脚CLK输出缓冲器。设置输出时钟的幅度。连接到2.5V或3.3V
连接到+ 3.3V或+ 5V 。必须匹配其他VDDS 。
连接到+ 3.3V或+ 5V 。必须匹配其他VDDS 。
连接到+ 3.3V或+ 5V 。必须匹配其他VDDS 。
水晶连接。连接到10 - 27 MHz的基本并行模式晶振。
乘数选择引脚1确定CLK输出每桌上面。内部上拉。
水晶连接。连接至10-27 MHz的基本并行模式晶振或时钟。
乘数选择引脚2.确定CLK输出每桌上面。内部上拉。
乘数选择引脚3.确定CLK输出每桌上面。内部上拉。
乘数选择引脚0确定CLK输出每桌上面。内部上拉。
输出使能。三态输出时钟时低。内部上拉。
连接到地面。
连接到地面。
连接到地面。
连接到地面。
键： I =输入，带内部上拉电阻; O =输出; P =电源连接;十一， X2 =水晶连接。
MDS 601-02 ð
2
修订版111204
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ICS [ INTEGRATED CIRCUIT SYSTEMS ]
