ICS601-01
L
OW
P
HASE
N
OISE
C
LOCK
M
ULTIPLIER
引脚分配
CLK
REFEN
VDD
VDD
VDD
X2
S1
X1/ICLK
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
GND
GND
GND
REFOUT
OE
S0
S3
S2
倍频器选择表
S3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
S2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
S1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
S0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
CLK （见注2下页）
TEST
TEST
输入X1
输入X3
输入X4
输入X5
输入5233
输入X8
TEST
晶振。通过（无PLL ）
输入X2
TEST
输入X8
输入X10
输入X12
输入X16
16引脚（ 150 mil）的TSSOP和SOIC
引脚说明
针
数
1
2
3
4
5
6
7
8
9
10
11
12
13
14 - 16
针
名字
CLK
REFEN
VDD
VDD
VDD
X2
S1
X1/ICLK
S2
S3
S0
OE
REFOUT
GND
针
TYPE
产量
输入
动力
动力
动力
XO
输入
XI
输入
输入
输入
输入
产量
动力
0 =直接连接到接地
1 =直接连接到VDD
引脚说明
从VCO时钟输出。输出频率等于输入频率乘以倍频。
参考时钟使能。关闭缓冲的晶振时钟（停止低）时低。
连接到+ 3.3V或+ 5V 。必须匹配其他VDDS 。
连接到+ 3.3V或+ 5V 。必须匹配其他VDDS 。
连接到+ 3.3V或+ 5V 。必须匹配其他VDDS 。
水晶连接。连接到10 - 27 MHz的基本并行模式晶振。
离开断开连接外部时钟输入。
乘数选择引脚1确定CLK输出每桌上面。内部上拉。
水晶连接。连接到10 - 27 MHz的基本并行模式晶振或时钟。
乘数选择引脚2.确定CLK输出每桌上面。内部上拉。
乘数选择引脚3.确定CLK输出每桌上面。内部上拉。
乘数选择引脚0确定CLK输出每桌上面。内部上拉。
输出使能。三态两个输出时钟时低。内部上拉。
缓冲晶体振荡器的时钟输出。受控于REFIN 。
连接到地面。
MDS 601-01 L
在TE碎电路系统
●
2
525镭CE街，加利福尼亚州圣何塞， 9512 6
●
修订版111204
电话：（ 08 4 ） 297-1 201
●
W W瓦特I C S T 。 C 0米
ICS [ INTEGRATED CIRCUIT SYSTEMS ]
