初步信息
ICS650-21
系统外设时钟源
PSEL0
0
M
1
0
M
1
0
M
1
PCLK1
25.00
37.5
66.66
40.00
33.3334
20.00
20.00
20.00
50
PCLK2,3
50.00
75.00
133.33
80.00
66.6667
40.00
33.3334
66.6667
100
引脚分配
USEL
X2
X1/ICLK
VDD
VDD
GND
UCLK
20M
ACLK
25M
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
PSEL1
PSEL0
PCLK2
PCLK3
VDD
ASEL
GND
OFF/14.318M
PCLK1
OE
处理器时钟频率（MHz ）
PSEL1
0
0
0
M
M
M
1
1
1
音频时钟频率（MHz ）
ASEL
0
M
1
ACLK
49.152
24.576
14.318
USB时钟频率（MHz ）
USEL
0
M
1
UCLK
12
24
48
20引脚（ 150 mil）的SSOP
引脚说明
针＃
1
2
3
4
5
6
7
0 =直接连接到地， 1 =直接连接
至VDD ， M =悬空（浮动）
8
9
10
11
12
13
14
15
16
17
18
19
20
名字
USEL
X2
X1/ICLK
VDD
VDD
GND
UCLK
20M
ACLK
25M
OE
PCLK1
OFF/14.318M
GND
ASEL
VDD
PCLK3
PCLK2
PSEL0
PSEL1
TYPE
I
XO
XI
P
P
P
O
O
O
O
I
O
O
P
I
P
O
O
I
I
描述
UCLK选择引脚。确定每个表中的USB时钟频率。
水晶连接。连接到并行模式25 MHz晶振。悬空的时钟。
水晶连接。连接到并行模式25 MHz晶振或时钟。
连接到VDD 。必须是相同的值，其他VDD 。去耦用6脚。
连接到VDD 。必须是相同的值，其他VDD 。
连接到地面。
每桌上面的USB时钟输出。
固定的20 MHz的输出以太网。
每桌上面AC97音频时钟输出。
固定的25 MHz参考输出快速以太网。
输出使能。三态低所有输出的时候。
PCLK输出编号1元以上表格。
14.31818 MHz的时钟输出，只有当ASEL = VDD 。
连接到地面。
ACLK选择引脚。确定每个表中的音频时钟频率。
连接到VDD 。必须是相同的值，其他VDD 。去耦用14脚。
PCLK输出数量3元以上表格。
PCLK输出数量2％以上表格。
处理器选择引脚＃ 0 。确定在1-3个PCLK每桌以上的频率。
处理器选择引脚＃ 1 。确定在1-3个PCLK每桌以上的频率。
键： I =输入; XO / XI =晶体连接; O =输出; P =电源连接
MDS 650-21一
2
修订版010301
集成电路系统公司• 525赛街•圣何塞• CA • 95126 • （ 408 ） 295-9800tel •www.icst.com
ICS [ INTEGRATED CIRCUIT SYSTEMS ]
