集成
电路
系统公司
ICS83940D
L
OW
S
KEW
, 1-
TO
-18
LVPECL-
TO
-LVCMOS / LVTTL ˚F
ANOUT
B
UFFER
名字
GND
动力
输入
输入
输入
输入
动力
动力
产量
TYPE
描述
电源接地。
下拉时钟输入。 LVCMOS / LVTTL接口电平。
时钟选择输入。选择LVCMOS / LVTTL时钟
下拉输入高电平时。选择PCLK ， nPCLK输入
当低。 LVCMOS / LVTTL接口电平。
下拉非INVER婷差动LVPECL时钟输入。
上拉/铟（Inver）婷差分LVPECL时钟输入。
下拉V
DD
/ 2时默认悬空。
核心供电引脚。
输出电源引脚。
时钟输出。 LVCMOS / LVTTL接口电平。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1, 2, 12, 17, 25
3
4
5
6
7, 21
8, 16, 29
9, 10, 11, 13, 14,
15, 18, 19, 20, 22,
23, 24, 26, 27, 28,
30, 31, 32
LVCMOS_CLK
CLK_SEL
PCLK
NPCLK
V
DD
V
DDO
Q17, Q16, Q15, Q14, Q13,
Q12, Q11, Q10, Q9, Q8,
Q7, Q6, Q5, Q4, Q3,
Q2, Q1, Q0
注意：
上拉和下拉
指的是内部的输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
C
PD
R
上拉
R
下拉
R
OUT
参数
输入电容
功率耗散电容
（每路输出）
输入上拉电阻
输入下拉电阻
输出阻抗
18
测试条件
最低
典型
4
6
51
51
28
最大
单位
pF
pF
KΩ
KΩ
Ω
T
ABLE
3A 。 ç
LOCK
S
ELECT
F
油膏
T
ABLE
控制输入
CLK_SEL
0
1
PCLK ， nPCLK
选
非选定
时钟
LVCMOS_CLK
非选定
选
T
ABLE
3B 。 ç
LOCK
I
NPUT
F
油膏
T
ABLE
输入
CLK_SEL
0
0
0
0
0
0
1
1
83940DY
输出
PCLK
0
1
0
1
NPCLK
1
0
偏见;
注1
偏见;
注1
0
1
—
—
Q0:Q17
低
高
低
高
高
低
低
高
LVCMOS_CLK
—
—
—
—
—
—
0
1
输入到输出模式
差分至单端
差分至单端
单端单端
单端单端
单端单端
单端单端
单端单端
单端单端
极性
非铟（Inver）婷
非铟（Inver）婷
非铟（Inver）婷
非铟（Inver）婷
INVER婷
INVER婷
非铟（Inver）婷
非铟（Inver）婷
REV 。 B 2004年6月15日
偏见;注1
偏见;注1
—
—
注1 ：请参见应用信息部分， "Wiring的差分输入接受单端Levels" 。
www.icst.com/products/hiperclocks.html
2
ICS [ INTEGRATED CIRCUIT SYSTEMS ]
