集成
电路
系统公司
ICS83940D
L
OW
S
KEW
, 1-
TO
-18
LVPECL-
TO
-LVCMOS / LVTTL ˚F
ANOUT
B
UFFER
测试条件
LVCMOS_CLK
LVCMOS_CLK
PCLK ， nPCLK
PCLK ， nPCLK
300
V
DD
- 1.4
最低
2
典型
最大
V
DD
0.8
1000
V
DD
- 0.6
±200
I
OH
= -12mA
I
OL
= 12毫安
1.8
0.5
25
单位
V
V
mV
V
µA
V
V
mA
T
ABLE
4C 。 DC ç
极特
,
V
DD
= V
DDO
= 2.5V ±5％ ，T
A
= 0°
TO
70°
符号参数
V
IH
V
IL
V
PP
V
CMR
I
IN
V
OH
V
OL
输入高电压
输入低电压
峰 - 峰值
输入电压
输入共模电压;
注1,2
输入电流
输出高电压
输出低电压
核心供电电流
I
DD
注1 ：对于单端应用，最大输入电压为PCLK ， nPCLK为V
DD
+ 0.3V.
注2 ：共模电压定义为V
IH
.
T
ABLE
5C 。 AC - C
极特
,
V
DD
= V
DDO
= 2.5V ±5％ ，T
A
= 0°
TO
70°
符号参数
f
最大
输出频率
t
PLH
传播延迟;
PCLK ， nPCLK ;
注1 ， 5
LVCMOS_CLK ;
注2,5
PCLK ， nPCLK ;
注1 ， 5
LVCMOS_CLK ;
注2,5
PCLK ， nPCLK
LVCMOS_CLK
PCLK ， nPCLK
LVCMOS_CLK
PCLK ， nPCLK
LVCMOS_CLK
测试条件
f
≤
150MHz
f
≤
150MHz
f
＆ GT ;
150MHz
f
＆ GT ;
150MHz
测量
边@V上升
DDO
/2
f
≤
150MHz
f
≤
150MHz
f
＆ GT ;
150MHz
f
＆ GT ;
150MHz
测量
边@V上升
DDO
/2
0.03
0.5〜 1.8V
0.3
1.2
最低
典型
最大
200
3.8
3.2
3.7
3. 6
200
200
2.6
1.7
2.2
1.7
1.2
1.0
单位
兆赫
ns
ns
ns
ns
ps
ps
ns
ns
ns
ns
ns
ns
ps
ns
1.2
1.5
1.5
2
t
PLH
传播延迟;
t
SK （ O）
t
SK （PP）的
t
SK （PP）的
t
SK （PP）的
t
JIT
t
R
/ t
F
输出偏斜;
注3,5
帕吨至帕吨倾斜;
注6
帕吨至帕吨倾斜;
注6
帕吨至帕吨倾斜;
注4 ， 5
PCLK ， nPCLK
LVCMOS_CLK
缓冲添加剂相位抖动， RMS ;
参考相加相位抖动部分，
注7：
输出上升/下降时间
ODC
输出占空比
f
＆ LT ;
134MHz
45
55
%
所有测量参数为200MHz ，除非另有说明。
注1 ：测量从所述差分输入交叉点的输出V.
DDO
/2.
注2 ：从V测
DD
/ 2⏐到V
DDO
/2.
注3 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。测量V
DDO
/2.
注4 ：定义为歪斜上在相同的电源电压下操作不同的设备，相同温度下的输出之间，
并且以相同的负载条件。使用同一类型的每个设备上的输入，输出在V测量
DDO
/2.
注5 ：此参数定义符合JEDEC标准65 。
注6 ：定义为倾斜于不同的设备，在整个温度和电压范围内输出之间，
并且以相同的负载条件。使用同一类型的每个设备上的输入，输出在V测量
DDO
/2.
注7：开车只有一个输入时钟。
83940DY
www.icst.com/products/hiperclocks.html
6
REV 。 B 2004年6月15日
ICS [ INTEGRATED CIRCUIT SYSTEMS ]
