集成
电路
系统公司
ICS83948I
L
OW
S
KEW
, 1-
TO
-12
D
。微分
-
TO
-LVCMOS ˚F
ANOUT
B
UFFER
名字
CLK_SEL
输入
输入
输入
输入
输入
输入
动力
动力
产量
动力
TYPE
上拉
上拉
上拉
上拉
上拉
描述
时钟选择输入。选择LVCMOS时钟输入
当HIGH 。选择低位时CLK ， NCLK输入。
LVCMOS / LVTTL接口电平。
时钟输入。 LVCMOS / LVTTL接口电平。
非INVER婷差分时钟输入。
时钟使能。 LVCMOS / LVTTL接口电平。
输出使能。 LVCMOS / LVTTL接口电平。
正电源引脚。
电源接地。
时钟输出。 LVCMOS / LVTTL接口电平。
输出电源引脚。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2
3
4
5
6
7
8, 12, 16,
20, 24, 28, 32
9, 11, 13, 15,
17, 19, 21, 23
25, 27, 29, 31
10, 14, 18, 22, 26, 30
LVCMOS_CLK
CLK
NCLK
CLK_EN
OE
V
DD
GND
Q11, Q10, Q9, Q8,
Q7, Q6, Q5, Q4,
Q3, Q2, Q1, Q0
V
DDO
下拉铟（Inver）婷差分时钟输入。
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
C
PD
R
上拉
R
下拉
R
OUT
参数
输入电容
功率耗散电容
（每路输出）
输入上拉电阻
输入下拉电阻
输出阻抗
测试条件
最低
典型
4
25
51
51
7
最大
单位
pF
pF
kΩ
kΩ
Ω
T
ABLE
3A 。 ç
LOCK
S
ELECT
F
油膏
T
ABLE
控制输入
CLK_SEL
0
1
CLK ， NCLK
选
非选定
时钟
LVCMOS_CLK
非选定
选
T
ABLE
3B 。 ç
LOCK
I
NPUT
F
油膏
T
ABLE
输入
CLK_SEL
0
0
0
0
0
0
1
1
LVCMOS_CLK
—
—
—
—
—
—
0
1
CLK
0
1
0
1
偏见;注1
偏见;注1
—
—
NCLK
1
0
偏见;注1
偏见;注1
0
1
—
—
输出
Q0:Q12
低
高
低
高
高
低
低
高
输入到输出模式
差分至单端
差分至单端
单端单端
单端单端
单端单端
单端单端
单端单端
单端单端
极性
非铟（Inver）婷
非铟（Inver）婷
非铟（Inver）婷
非铟（Inver）婷
INVER婷
INVER婷
非铟（Inver）婷
非铟（Inver）婷
注1 ：请参见应用信息部分， "Wiring的差分输入接受单端Levels" 。
83948AYI
www.icst.com/products/hiperclocks.html
2
REV 。 Ç二〇〇五年十二月十五日
ICS [ INTEGRATED CIRCUIT SYSTEMS ]
