MK2069-01
线卡时钟同步
针
数
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
针
名字
VCLK
VDDP
TCLK
LD
VDD
OER
OEV
OET
OEL
ICLK1
MX0
RV1
SV0
SV1
SV2
针
TYPE
产量
动力
产量
产量
动力
输入
输入
输入
输入
输入
输入
输入
输入
输入
输入
引脚说明
从VCXO的PLL时钟输出
输出驱动器（ VCLK ， TCLK ， RCLK ， LD ， LDR ）电源连接。
从翻译PLL时钟输出
锁定检测输出。
数字电路的电源连接。
输出使RCLK 。 RCLK为三态时低（内部上拉） 。
输出使VCLK 。 VCLK是三态时低（内部上拉） 。
输出使能TCLK 。 TCLK是三态，译者PLL被禁止
当低（内部上拉） 。
输出使LD和贷存比。两者都是三态时低（内部上拉） 。
参考时钟输入1，可承受5V输入。
输入MUX选择位0输入（内部上拉） 。
参考分频器位1路输入， VCXO的PLL （内部上拉） 。
洁牙机分频器位0输入， VCXO的PLL （内部上拉） 。
定标器分频器位1路输入， VCXO的PLL （内部上拉） 。
定标器分频器2位输入， VCXO的PLL （内部上拉） 。
功能说明
该MK2069-01是基于一个PLL（锁相环）
时钟发生器，用于产生输出时钟
同步于输入参考时钟。它包含
两个级联PLL与用户可选择的分频比。
在第一PLL是压控型和使用外部
可牵引的晶体作为正常“ VCO ”的一部分（电压
控制振荡器） PLL的功能。使用一
VCXO即使保证了低相位噪声时钟源
当一个低PLL环路带宽中实现。低
环路带宽在需要时将输入参考
频率较低时，或者当抖动输入的衰减
参考是期望的。
第二锁相环用于转换或乘
压控振荡器的PLL的频率具有最大
27MHz的输出频率。这第二个PLL ，或
翻译PLL ，采用一个片上VCO电路，可以
提供一个输出时钟高达160兆赫。译者
PLL使用高环路带宽（典型地大于
1兆赫），以保证对VCO的时钟输出的稳定性。它
需要一个稳定的，高频率的输入参考哪些
是由VCXO的PLL提供。
分频器块的两个PLL中的分频值
通过器件引脚配置设置。这使
系统设计人员定义如下：
•
•
•
•
•
输入时钟频率
VCXO晶振频率
VCLK输出频率
RCLK输出频率，这也是相
VCXO的PLL的检测频率。
TCLK输出频率
任何未使用的时钟或逻辑输出可为三态，以
减少对其它时钟干扰（抖动，相位噪声）
输出。输出也可以是三态系统
测试目的。
外部部件用于配置压控振荡器
PLL环路响应。这是为了最大限度地提高环
稳定性和达到预期的输入时钟抖动
衰减特性。
MDS 2069-01 ħ
集成电路系统
l
4
525镭CE应力状态吨，萨ñ圣何塞， CA 951 26
l
修订版050203
TE L（ 4 08 ） 295 800 -9
l
ICS [ INTEGRATED CIRCUIT SYSTEMS ]
