飞利浦半导体
产品speci fi cation
256到1024
×
8位CMOS EEPROM的同
I
2
C- BUS接口
8
I
2
C总线协议
PCF85xxC -2家族
在我
2
C总线是2路， 2路之间的通信
不同的集成电路或模块。串行总线包括两个
双向传输线：一个用于数据信号（ SDA）和一个用于
时钟信号（SCL）。
SDA和SCL线必须连接到一个
通过一个上拉电阻器的正电源电压。
下面的协议已被德网络定义：
•
当公交车是不是数据传输，可以只启动
忙。
•
在数据传输过程中，数据线必须保持稳定
每当时钟线为高电平。数据变化的
线，而在时钟线为高电平将被解释为
控制信号。
8.1
总线条件
数据传输是无限在读取模式。
该信息字节和每个接收器发送
确认与第九位。
内的余
2
C总线规范的低速模式（2千赫
时钟速率）和高速模式（ 100 kHz的时钟速率）
被定义。该PCF85xxC -2工作在这两种模式。
通过定义一个发送的信号的装置称为
“发送器” ，并且接收的信号是该装置
被称为“接收器” 。其控制信号的设备是
所谓的“主” 。这是由控制装置
主人被称为“奴隶” 。
每个字节后跟一个应答位。这
确认位为高电平，把总线上的
发射器。主机产生一个额外的确认
相关的时钟脉冲。这是针对从接收器
必须产生在接收后的确认
每个字节。
主接收器必须产生一个应答
每个字节的已同步输出的接收
从机发送。
应答器件必须拉低SDA
在应答时钟脉冲以这样的方式行
期间的高电平期间，SDA线是稳定的低
应答时钟脉冲。
建立时间和保持时间，必须考虑到。
主机接收器必须数据结束信号给从机
发射机由不产生应答的最后
字节已同步输出的奴隶。在这种情况下
发射器必须保持数据线为高电平，使
一代大师的停止条件。
以下总线条件已经去网络定义：
•
总线不忙：
数据和时钟线保持高电平。
•
启动数据传输：
中的数据的状态的改变
线，从高至低，而时钟为高，
定义了启动条件。
•
停止数据传输：
中的数据的状态的改变
线，从低到高，而在时钟为高电平时，
定义了停止条件。
•
数据有效：
数据线的状态代表有效
数据时，后一个启动条件，数据线
稳定的时钟的高电平周期的持续时间
信号。没有每个数据位对应一个时钟脉冲。
8.2
数据传输
每次数据传输开始于一个启动条件，
终止一个停止条件。的数据的个数
字节， START和STOP之间传送
条件限制为7个字节在E / W的模式和
8个字节中的第E / W模式。
1997年2月13日
7
ICS [ INTEGRATED CIRCUIT SYSTEMS ]
