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IDT71V35761 ， IDT71V35781 ， 128K ×36 ， 256K ×18 ， 3.3V同步SRAM与
3.3VI / O ，流水线输出，突发计数器，单周期取消
商用和工业温度范围
引脚德网络nitions
(1)
符号
A
0
-A
17
ADSC
ADSP
ADV
引脚功能
地址输入
地址状态
（高速缓存控制器）
地址状态
（处理器）
突发地址
ADVANCE
字节写使能
I / O
I
I
I
I
活跃
不适用
低
低
低
描述
同步地址输入。地址寄存器由CLK的上升沿的组合触发
和
ADSC
或低
ADSP
低，
CE
低。
同步地址状态，从高速缓存控制器。
ADSC
]是用于加载一个低电平输入
地址寄存器新的地址。
同步地址状态的处理器。
ADSP
是用来加载地址的低电平输入
新的地址寄存器。
ADSP
通过门控
CE 。
同步地址进展。
ADV
]是用于推进内部突发一个低电平输入
计数器，初始地址后，控制突发的访问被加载。当输入为高电平脉冲串计数器是
没有增加;即，不存在地址前进。
同步字节写使能门的字节写入输入
BW
1
-BW
4
。如果
BWE
为低电平，在CLK的上升沿
然后
BWX
输入被传递到电路中的下一个阶段。如果
BWE
为高，字节写输入是
阻塞，仅
GW
可以启动一个写周期。
同步字节写使能。
BW
1
控制I / O
0-7
， I / O
P1
,
BW
2
控制I / O
8-15
， I / O
P2
等任何有效字节
写操作导致被禁用所有输出。
同步芯片使能。
CE
采用与CS
0
和
CS
1
使IDT71V35761 / 781 。
CE
同时门
ADSP 。
这是时钟输入。对于该设备的所有定时的引用是相对于该输入。
Synchrono我们高电平有效的片选。 CS
0
用于与
CE
和
CS
1
以使芯片。
同步低电平有效的片选。
CS
1
用于与
CE
和CS
0
以使芯片。
全球同步的写使能。这个输入会写所有的四个9位数据字节LOW，当上的上升沿
CLK 。
GW
取代单个字节写使能。
同步数据输入/输出（ I / O）引脚。两个数据输入路径和输出数据路径的注册和
由CLK的上升沿触发。
异步脉冲串顺序选择输入。当
LBO
为高电平时，交错突发序列被选择。
当
LBO
是低的线路芳突发序列被选择。
LBO
是一个静态的输入，不能改变状态
在设备运转。
异步输出使能。当
OE
为LOW的数据输出驱动器的I / O引脚，如果芯片使能
也被选中。当
OE
较高的I / O引脚处于高阻抗状态。
给出了TAP控制器的输入命令。采样TDK的上升沿。该引脚具有内部上拉。
寄存器放在BE吐温TDI和TDO的串行输入。采样于TCK的上升沿。该引脚具有
内部上拉电阻。
TAP控制器的时钟输入。每个TAP事件计时。测试输入被捕获在TCK的上升沿，
而测试输出由TCK的下降沿驱动。该引脚具有内部上拉。
寄存器置于TDI和TDO之间的串行输出。视的状态这个输出是活动
TAP控制器。
可选的异步JTAG复位。可用于复位TAP控制器，但不是必需的。 JTAG复位
自动出现在上电和复位也使用TMS和TCK每IEEE 1149.1 。如果不使用
TRST
可以
悬空。该引脚具有INTE RNAL上拉。只适用于BGA封装。
异步睡眠模式的输入。 ZZ HIGH将门CLK内部和断电IDT71V35761 / 35781
以最低的功耗水平。数据保存期限保证在斯利P模式。该引脚具有内部
下拉电阻。
3.3V内核电源。
3.3V的I / O供电。
地面上。
NC引脚没有电连接到该设备。
5301tbl 02
BWE
I
低
BW
1
-BW
4
CE
CLK
CS
0
CS
1
GW
I / O
0
-I / O
31
I / O
P1
-I / O
P4
LBO
单个字节
写入启用
芯片使能
时钟
片选0
片选1
全局写
启用
数据输入/输出
线性突发顺序
I
I
I
I
I
I
I / O
I
低
低
不适用
高
低
低
不适用
低
OE
TMS
TDI
TCK
TDO
OUTPUT ENABLE
测试方式选择
测试数据输入
测试时钟
测试的DataOutput
JTAG复位
（可选）
I
I
I
I
O
低
不适用
不适用
不适用
不适用
TRST
I
低
ZZ
V
DD
V
DDQ
V
SS
NC
睡眠模式
电源
电源
地
无连接
I
不适用
不适用
不适用
不适用
高
不适用
不适用
不适用
不适用
注意：
1.所有的同步输入必须符合规定的建立和保持时间相对于CLK 。
6.42
2
IDT [ INTEGRATED DEVICE TECHNOLOGY ]
