IN16C554PL/IN16C554TQ
QUAD -UART
异步通信部件
2002年11月修订的2006年8月
5.1 。 FIFO控制寄存器（ FCR ）
在FCR是一个只写寄存器在同一地址的IIR 。 FCR能FIFO ，设定的触发电平
接收FIFO中，并且选择的DMA信号的类型。
位0 ： FCR0使发送和接收FIFO中。两个FIFO中的所有字节可以通过清除清除
该位。数据是从FIFO模式改变为当所述FIFO的自动清除
16C450模式，反之亦然。其它FCR位的编程是通过设置此位使能。
第1位：当设置， FCR1清除在接收FIFO中的所有字节，计数器复位。这不明确
移位寄存器。
第2位：当设置， FRC2清除所有字节的发送FIFO和计数器复位。这不
清除移位寄存器。
第3位：设置时， FRC3改变RXRDY ＃和＃ TXRDY从模式0至模式1 ，如果FCR0设置。
位4,5 ：保留供未来使用。
位6,7 ： FCR6和FCR7设置为接收FIFO中断触发电平。 （见表1） 。
表1.接收FIFO触发电平
位
7
0
0
1
1
6
0
1
0
1
接收FIFO
触发电平
01
04
08
14
* FIFO中断模式运行
当接收FIFO和接收中断使能下接收器的状态发生。
1.
2.
3.
4.
当一个字符被从移位寄存器传送到接收FIFO LSR0设置。当
FIFO是空的，它被复位。
接收器线路状态中断（ IIR = 06）比接收数据可用中断具有更高的优先级（ IIR
= 04).
接收数据可用中断向CPU时，设定触发电平达到
由FIFO 。一旦FIFO下降到编程触发电平，它被清除。
接收数据有效指示器（ IIR = 04 ） ，当FIFO达到其触发水平也会发生。这是
当FIFO低于设定的触发电平被清除。
当接收FIFO和接收器中断时，会出现下面的接收器FIFO字符超时状态
启用。
1.
如果存在以下情况，一个FIFO字符超时中断。
a.
b.
FIFO中最少有一个字符。
最后收到的串行字符的长度超过4之前的连续字符时间之前。 （如果两个
停止位被编程，第二个是包括在时间延迟。只有第一个停止位
通过UART进行检查。 ）
的FIFO读取的最后一个CPU早四年多的连续字符时间。
c.
2.
通过使用XTAL1输入的时钟信号，该字符的时间，可以计算出来。该延迟是
正比于波特率。
启示录01
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