28F320J5和28F640J5
三个CE引脚用来启用和禁用该设备。独特的CE逻辑设计（见
减少译码器逻辑电路通常所需的多芯片
设计。设计一个单芯片，双芯片，或4-芯片时，不需要外部逻辑
微型卡或SIMM模组。
该BYTE ＃引脚允许使用x8或x16读/写设备。 BYTE ＃为逻辑低电平选择8位
模式;地址A
0
低字节和高字节之间进行选择。 BYTE ＃为逻辑高电平使16位
操作;地址A
1
成为最低阶地址和地址A
0
未使用（不关心） 。一
设备的框图中示出
当设备被禁用（见
和RP ＃引脚为V
CC
时，待机模式
被使能。当RP ＃引脚为GND ，进一步掉电模式被启用，最大限度地减少
功耗和复位过程中提供写保护。复位时间（t
PHQV
）是必须的
从RP ＃转换为高电平，直到输出是有效的。同样地，该装置具有一个唤醒时间（t
PHWL
)
从RP ＃ - 高，直到写入到崔的认可。随着RP ＃在GND时， WSM被复位，
状态寄存器被清除。
英特尔StrataFlash闪存设备在多种封装类型可用。 64兆位是
在56引脚SSOP （紧缩小型封装）和μBGA *封装（球栅可用
阵列） 。 32 - Mbit的是56引脚TSOP （薄型小尺寸封装）和56引脚可用
SSOP 。图2，图3和图4显示了引脚。
图1.英特尔的StrataFlash
®
内存框图
DQ
0
- DQ
15
V
CCQ
输出缓冲器
输入缓冲器
询问
产量
多路复用器
写缓冲器
数据
注册
I / O逻辑
CE
逻辑
V
CC
BYTE ＃
CE
0
CE
1
CE
2
WE＃
OE ＃
RP ＃
识别码
注册
状态
注册
命令
用户
接口
多路复用器
数据
比较
32 - Mbit的：一个
0
- A
21
64 - Mbit的：一个
0 -
A
22
y解码器
输入缓冲器
Y型GATING
写状态
机
32兆位：32
64 - Mbit的64只
128千字节块
编程/擦除
高压开关
STS
V
笔
V
CC
GND
地址
LATCH
地址
计数器
X解码器
8
数据表
INTEL [ INTEL CORPORATION ]
