英特尔
®
无线闪存（ W18 ）
表18.等待信号条件
条件
等待
CE＃ = V
IH
CE＃ = V
IL
OE ＃
同步阵列读
同步非数组读
所有的异步读取和写入所有
三州
活跃
无影响
活跃
断言
断言
8.5
数据保持（ CR [9] ）
数据输出配置位（ CR [9]）确定数据字是否仍然有效的
数据总线用于一个或两个时钟周期。处理器的最小数据建立时间和闪光
存储器的时钟到数据输出的延迟确定是否需要一个或两个时钟周期。
数据输出的配置设置为1 ，时钟数据保持对应一个单时钟周期的数据;数据
输出配置定为2个时钟周期的数据保持对应于一个2时钟周期的数据。的设置
这种配置有点依赖于系统和CPU特性。为了更清晰，看
下面示出一种用于确定该结构的设置方法。
以设置在1时钟数据保持为后续的读取设备，在下述条件必须是
满意：
t
CHQV （纳秒）+。
t
数据
（纳秒）
≤
一个CLK周期（ NS ）
作为一个例子，使用66 MHz的时钟频率为15毫微秒时钟脉冲周期。假定数据
输出的保持时间是一个时钟。这些数据应用于上述用于后续读取下式：
11纳秒+ 4纳秒
≤
15纳秒
这个方程得到满足，并且数据输出将是可利用和有效在每个时钟周期。如果T
数据
长，保持两个周期。
在页模式中读取，在初始接入时间可以通过下式来确定：
t
ADD- DELAY （ NS ） +
t
数据
（纳秒）
+
t
AVQV
（纳秒）
随后在页模式下读出由被定义：
t
APA （ NS ） +
t
数据
（纳秒）
（最短时间）
数据表
51
INTEL [ INTEL CORPORATION ]
