SMART 5 BOOT BLOCK Memory系列
表2.引脚说明
（续）
符号
WP ＃
TYPE
输入
名称和功能
E
写保护：
提供一种方法，用于与逻辑解锁引导块
在系统级信号没有12 V电源。
当WP ＃为逻辑低电平时，引导块被锁定，
预防方案，并
擦除操作的引导块。如果一个程序或擦除操作尝试
当WP＃为低时，相应的状态位（位4为引导块上
程序中，位5为擦除）将在状态寄存器，指示操作被设置
失败了。
当WP ＃为逻辑高电平时，引导块被解锁
并且可以是
编程或擦除。
注意：
该功能无效，当RP ＃是在引导块解锁
V
HH
。该引脚不能悬空。因为8 - Mbit的44 - PSOP封装呢
没有足够的引脚，它不包括该引脚，因此12 V的RP ＃为
解锁引导块必需的。请参见第3.3节上写保护的详细信息。
BYTE ＃
输入
BYTE ＃ ENABLE ：
配置设备是否工作在字节宽的模式（ X8 ）
或字宽模式（ X16 ） 。该引脚必须设置在上电或回深
设备运行过程中掉电，而不是改变。 BYTE ＃引脚必须
控制在CMOS电平，以满足当前的CMOS说明书中备用
模式。
当字节＃处于逻辑低电平时，字节宽的模式被使能，
其中，数据是
阅读和DQ编程
0
-DQ
7
和DQ
15
/A
–1
变为最低阶
地址，该上部和下部之间的字节进行解码。 DQ
8
-DQ
14
处于三态
在字节宽度的模式。
当BYTE ＃为逻辑高，字宽模式被激活，
其中，数据是
阅读和DQ编程
0
-DQ
15
.
不适用28F004B5 。
V
CC
V
PP
器件电源：
5.0 V
±
10%
编程/擦除电源：
擦除存储器阵列块或
在每个块中的编程数据，一个电压或者5伏
±
10％或12伏
±
必须在5 ％
应用于此引脚。当V
PP
＆ LT ; V
PPLK
所有的块都被锁定和保护
对编程和擦除命令。
地面：
对于所有内部电路。
无连接：
引脚可被驱动或悬空。
GND
NC
2.2
引脚配置
英特尔的智能5引导块架构提供
升级在每个封装引脚最多的路径
8兆位密度。该44引脚PSOP引脚排列如下
行业标准的ROM / EPROM引脚，如
如图1所示的设计与空间的关注
应考虑所示的48引脚引脚排列
使用8位总线可以使用图2中的应用程序
的40引脚TSOP ，它可为4兆位
唯一设备。
8
引脚分布为相应的2- ，4-和8-兆位
提供了用于在同一图上的组件
方便的参考。 2 - Mbit的管脚被授予
该芯片插图为中心，以4兆位和
8兆位引脚从中心走出去。
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