特定网络阳离子
ispGDX160V/VA
描述（续）
在每个I / O单元中找到。每路输出都有独立，亲
可编程I / O三态控制（ OE ） ，输出锁存时钟
（CLK） ，时钟启用（ CLKEN ） ，和两个多路复用器CON-
控制（ MUX0和MUX1 ）输入。极性对这些信号
是可编程的，为每个I / O元件。该MUX0和MUX1
输入控制快4 ： 1多路复用器，允许动态选择
达给定输出4的信号源。更宽
16： 1多路复用器，可以用在MUX扩展器实现
每个I / O的功能和传播延迟增加
2.0ns 。 OE ， CLK ， CLKEN和MUX0和MUX1输入
可直接驱动的I / O引脚选择集。
可选的专用时钟输入引脚给出的最低时钟 -
到输出的延迟。 CLK和CLKEN共享同一组的
I / O引脚。 CLKEN禁用寄存器时钟时
CLKEN = 0 。
通过在系统编程，之间的连接
I / O引脚和建筑特色（锁定或注册
输入或输出，输出使能控制，等等）可以是
定义。根据其数据路径应用的重点，
在ispGDXV设备不包含可编程逻辑
阵列。所有的输入引脚包括施密特触发缓冲器
抗干扰能力。这些连接被编程
为使用非挥发性E中的设备
2
CMOS技术。
非易失性的技术装置的装置结构
在上电时从所述除去被保存，即使
装置。
表1. ispGDXV家庭成员
ispGDXV / VA设备
ispGDX80VA
I / O引脚
I / O - OE输入*
I / O - CLK / CLKEN输入*
I / O - MUXsel1输入*
I / O - MUXsel2输入*
专用时钟引脚**
埃彭
TOE
BSCAN接口
RESET
引脚数/包
80
20
20
20
20
2
1
1
4
1
100引脚TQFP
ispGDX160V / VA ispGDX240VA
160
40
40
40
40
4
1
1
4
1
240
60
60
60
60
4
1
1
4
1
此外，还有无引脚对引脚布线约束
1：1或1：n的信号路由。即，
任何
I /配置O引脚
作为输入可以驱动配置为一个或多个I / O引脚
输出。
该器件的引脚还可以设置输出的能力
固定的高或低逻辑电平（跳线或DIP开关
模式）。装置输出的24毫安片和指定
12毫安源电流（在JEDEC LVTTL电平），并能
绑在一起并行更大的驱动器。对
ispGDXVA ，每个I / O引脚单独编程的
3.3V或2.5V输出电平以后描述。编程
序的输出压摆率控制，可以定义
单独为每个I / O引脚，以降低整体地
弹跳和开关噪声。
所有的I / O引脚都配备了IEEE1149.1标准
边界扫描测试电路，以提高可测试性。在
此外，在系统编程支持通过
测试访问端口通过一组特殊专用的COM的
mands 。
该ispGDXV I / O的设计，可以承受“活插入不正
化“的系统环境。在I / O缓冲器被禁用
在上电和掉电周期。当设计 -
荷兰国际集团的“带电插入， ”绝对最大额定值条件
为Vcc和I / O引脚仍必须得到满足。
208引脚PQFP 388球引脚fpBGA
208球引脚fpBGA
272球BGA
*该CLK / CLK_EN ，OE在每个I / O单元MUX0和MUX1端子可以分别分配给
该I / O的25％。
**全局时钟引脚Y0，Y1， Y2和Y3被复用CLKEN0 ， CLKEN1 ， CLKEN2和
CLKEN3分别在所有设备。
2
LATTICE [ LATTICE SEMICONDUCTOR ]
