触发输入（ TRIG ，引脚18 ）
在触发输入的过渡会导致输出与切换或
无延迟，这取决于所选择的模式。在TRIG
输入到输出转换关系始终是相反的宝
larity ，除单次转换模式。 （见模式
上面的定义。 ） TRIG输入具有内部上拉下来再
约500KΩ和体管是由施密特触发器缓冲
提供输入滞后。
LS7211时基输入（ RC / CLOCK ，引脚4 ）
对于LS7211 ，基本定时信号被施加在所述RC /
时钟输入。该时钟可以从任一个EX-提供
外部源中或由CON-的内部振荡器产生的
necting的R-C网络到该输入端。
振荡的频率由下式给出
ƒ 1 / RC 。
芯片用于─
芯片的振荡容限是钢筋混凝土的固定值的± 5 ％ 。
最小电阻R
民
= 4000Ω, V
DD
= + 4V
= 1200Ω, V
DD
= +10V
= 600Ω, V
DD
= +18V
外部时钟模式通过施加逻辑低
对RCS / CLKS输入引脚（引脚5 ） ;内部振荡器模式
选择通过施加高电平到RCS / CLKS输入。
LS7212时基输入（ XTLI / CLOCK ，引脚4 ）
对于LS7212 ，基本定时时钟被施加到XLTI /
无论从外部时钟源或gener-时钟输入
ated由内部晶体振荡器连接晶体
之间XTLI /时钟输入和输出XTLO （引脚5 ） 。
LS7211时基选择输入（ RCS / CLKS ，引脚5 ）
对于LS7211 ，在引脚4的外部时钟操作SE-
通过应用逻辑低到RCS / CLKS输入进行选择。该
选择与RC定时器引脚在4个内部振荡器选项
通过应用逻辑高在RCS / CLKS输入。 RCS / CLKS
输入具有约500KΩ内部下拉电阻。
LS7212时基输出（ XTLO ，引脚5 ）
对于LS7212 ，当使用的是晶体，用于产生时间
基地振荡，晶体连接XTLI之间/
时钟和XTLO引脚。
预分频器选择输入（ PSCLS ，引脚6 ）
该PSCLS输入是一个三态输入，它选择之一
根据表2 3预分频因子。
表2分频因子选择
PSCLS输入
逻辑电平
FL燕麦
低
高
S（预分频因子）
LS7211
LS7212
1
1
3000
32768
3600
32768x60
定时复位输入（ RESET ，引脚7 ）
当RESET输入开关高，任何正在进行的超时
被中止， OUT切换高刻不容缓。与RE-
设置为高电平，输出仍然很高。当RESET开关低
与TRIG低在任何模式下，输出仍然很高。当RE-
SET开关与低TRIG高延迟和操作
双延迟模式中，延迟计时器被启动，并输出
开关低的延迟超时结束。当RE-
SET开关与低TRIG高延迟释放
模式， OUT变低刻不容缓。当RESET
开关与低TRIG高的单次触发模式，重新OUT
电源高。 RESET输入具有内部上拉下拉电阻
约500KΩ 。
V
SS
（ -V ，引脚8 ）
电源电压的负端子或接地。
延时输出（ OUT ，引脚9 ）
除了在单次转换模式，使用或不使用交换机
延迟成反比关系（依赖于模式）与逻辑
的触发输入端的电平。在单次转换模式，定时低
级处产生输出，响应于一个肯定的跃迁
化的触发输入。
加权位输入（ WB7要WB0 ，销10 - 17 ）
通过WB7输入WB0是二进制加权的延迟位
使用根据以下方案的延迟
关系：
单次触发方式：脉冲宽度= SW
ƒ
所有其它模式：延时= SW + 0.5
ƒ
其中：
S =预分频因子（见表2 ）
在引脚4 ƒ =时基频
W = WB0 + WB1 + ....... WB7
该加权系数W是由代入所计算的
上述等式为W，对于所有的WB的加权值
输入是为逻辑高电平。对于加权值
WB输入示于表3.各WB输入有一个IN-
约500KΩ ternal下拉电阻。
表3位加权
位
WB0
WB1
WB2
WB3
WB4
WB5
WB6
WB7
价值
1
2
4
8
16
32
64
128
中的单元使用的3000和3600 ，延迟的预分频因子
分钟就可以从50Hz和60Hz线生产sourc-
ES 。可以使用的32768和32768 ×60的预分频因子
以产生在几秒钟和采矿单位准确的延迟
犹特人，分别从32kHz时钟晶体。
V
DD
（ + V ，引脚3 ）
电源电压的正极。
7211-102097-2
LSI [ LSI COMPUTER SYSTEMS ]
